Error (169224): Too many output and bidirectional pins per VCCIO and ground pair in I/O bank 8 when the VREF pin C6 (VREFGROUP_B8_N0)
is used on device EP4CE10F17C8 -- no more than 9 output/bidirectional pins
within 12 consecutive pads are allowed when the voltage reference pins are driving in, but there are potentially 10 pins driving out
看到这里一个解决办法：
https://www.cnblogs.com/fhyfhy/p/7657509.html
上面的错误提示是： 但使用VREF pin作为输入时，每12个连续的Pads不能有超过9个输出或双端口。这是因为DDR2采用的是SSTL-18的电平标准，需要将输入和VREF电压进行比较之后输出才被认为是实际输入(保证数据准备，抑制噪声)，所以FPGA中DDR2所在的Bank中的VREF pin 需要接1.8V的电压。而在TOP 和Bottom Bank的VREF pin被使用时，每12个连续的Pads最多只支持9个输出，在Right和Left Bank每14个连续的Pads最多只支持9个输出。
但是对于一些IO数目比较紧张的项目，想把DDR2的地址线或控制线放在数据线周围的pin上，但是Fitter的时候 Quartus 会报出上面的错误，这该怎么办呢？只要在Quartus II 中按照下面的步骤使用Output Enable Group选项，将DDR2的CLK ,DQS,DM,DQ信号设置到到同一个Group中，就可以解决上面的错误了。使用Output Enable Group选项可以指导Fitter当作一个输出使能组来查看指定的Nodes，以免违反使用VREF时的最大连续输出Pads数目的规定。
在菜单栏中选择AssignmentsàAssignment Editor,打开Assignment Editor窗口，在TO列最下面<<new>>处依次填入DDR2 IP 的所有CLK ,DQS,DM,DQ信号，并在Assignment Name处选择Output Enable Group, 在Value处都填入一个相同的值（如图五中的111222），然后在最左边你可以看到Status处都打上了绿色的对号，这样设置就完成了，保存，重新编译,Fitter就可以通过了。