Xilinx 常用模块汇总(verilog)【01】

作者：桂。

时间：2018-05-07  19:11:23

链接：http://www.cnblogs.com/xingshansi/p/9004492.html

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前言

一、模块汇总

• 1- adder

• 2- rtldelay

• 3- addsub_premitive

• 4- abs

• 5- selmax

• 6- amp_cal

• 7- neg_primitive

• 8- 常用延拍思路

• 9- 复数乘法

• 10- cplxmult_conj 

• 11- cplxdelay

• 12- CORDIC

印象笔记目录：

二、原语简介

以一个基本的加法器举例：

查看schematic:

其中LUT为查找表，实现逻辑功能，由于LUT是基本单元，可调用原语，以LUT3为例：

原语在hdl.pdf或language template可查看：