Altera PLL 有时可能会出现失锁的情况，查找了官网资料，有总结到有几个情况下会出现失锁。
官网中的网页如下，是英文的： https://www.altera.com.cn/support/support-resources/operation-and-testing/pll-and-clock-management/pll-loss-lock.html
做了下翻译，水平有限，如下：
PLL失锁原因
PLL失锁的一些可能原因。
锁相环（PLL）失锁的原因可能有很多。以下是PLL失锁的一些常见原因。如果这些原因的解释不能解决你的问题，可以在Altera的在线技术支持系统MySupport中提交服务请求。
l PLL输入时钟抖动超过规范。
输入时钟有过大的抖动可能引起PLL失锁。PLL的输入抖动规范，参考芯片Handbook 中的DC and Switching Characteristics章节。
由于PLL实际是一个低通滤波器，您也可以使用它来滤掉输入抖动。可编程的带宽特性允许您来控制这个低通响应特性。为了滤掉更高的频率抖动，使用一个低带宽设置；要跟踪抖动，使用一个更高带宽设置。参考芯片Handbook的PLL章节来检查PLL在这个芯片中是否可编程带宽特性。
为了检测抖动是否是个问题，比较输入时钟抖动特性（在频率范围）和PLL带宽（Quartus PLL总结报告的报告）。如果你的抖动频率在这个带宽之内或者带宽的边沿，它可能通过耦合或略有放大（由于抖动峰值）。
l 同步开关噪声（SSN）
PLL时钟输入上过大的转换噪声可以引起时钟失锁。输入上的转换噪声是一个确定性的抖动形式，在芯片datasheet 中提供的输入抖动规格。
电源噪声。
在VCCA上的过大的噪声可以引起高输出抖动，并引起失锁。在其他设备上的VCCA也适用于同样的要求（+/- 5%）。同样，你可以使用PLL带宽设置来镇压一些输出抖动。由于VCCA给压控振荡器（VCO）供电，这电源上的噪声可以引起VCO输出频率波动和引起抖动。由于VCO引入了噪声，低带宽会引起循环响应缓慢。相反，则不能适应这个噪声并抵消它。另一方面，高带宽看可以引起快速噪声响应，并消除它。
l 输入时钟停止/毛刺或者有一个突然的相位变化。
PLL的输入时钟突然停止或有毛刺可以引起PLL失锁。PLL通过一个反馈循环来检测参考时钟。如果PLL输入时钟停止则没有信号来检测。如果输入时钟突然一个相位改变，PLL可能不能快速响应来保持LOCKED稳定。
l PLL复位
使能PLL的复位端口引起失锁。这些管脚复位所有的PLL计数器和复位VCO的正常电压值。
l 已尝试重配置PLL
一旦scanwrite端口有效，PLL的扫描链更新到实际的计数器。如果在重配置过程中M计数器、N计数器、相位移位设置改变，则PLL可能会重配置。改变POST-Scale 计数器不影响锁相环锁定信号。
l Stratix和Cyclone 系列在温度在-20度以下PLL失锁。
l 输入时钟频率超出Quartus PLL总结报告文件中的范围。
l 相位频率检测器PFD禁止使用pfdena端口。
当PFD被禁用，循环不再检测输入时钟的改变，输入时钟在最后一个频率时仍然翻转。但是会漂移到更低（更高，要根据设置）的频率。由于输出时钟频率相位（和频率）已经飘移出PLL的锁存window ，则PLL可能会失锁。
PLL如何获得LOCK？
上电时，PLL的VCO的控制电压设定为略高于VCCA/2。这相当于一个特定的频率（一般的VCO的工作范围的中点）。根据锁相环输入频率和M计数器设置，VCO试图增加或减少频率来匹配PFD输入频率（就是fIN/ N）。
PLL的反应速度有多快取决于PLL的环路设置。一旦PLL获得频率锁定，PFD试图将输入时钟与反馈时钟相位相匹配。相位有多接近是基于lock窗口设定（由Quartus软件确定）。Lock检测电路来自PLL循环，这意味着观察PFD的时钟信号来确定他们在相位上是否有足够的相近（在lock窗口内）才能考虑PLL locked。