今日进行了数字逻辑实验，完成了一个最简单的FPGA设计，即流水灯设计。
此处记录我们的指导文件以及实验报告，同时记录遇到的问题及解决方法。
一、vivado工程源文件编写
counter.v文件
`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company:
// Engineer:
//
// Create Date: 2020/10/08 12:01:18
// Design Name:
// Module Name: counter
// Project Name:
// Target Devices:
// Tool Versions:
// Description:
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
//
////////////////////////////////////////////////////////////////////////////////// module counter(
input clk,
input rst,
output clk_bps
);
reg[13:0]cnt_first,cnt_second;
always@(posedge clk or posedge rst)
if(rst)
cnt_first<=14'd0;
else if (cnt_first == 14'd10000)
cnt_first<=14'd0;
else cnt_first <=cnt_first + 1'b1;
always@(posedge clk or posedge rst)
if(rst)
cnt_second <= 14'd0;
else if (cnt_second == 14'd10000)
cnt_second<=14'd0;
else if (cnt_first == 14'd10000)
cnt_second <= cnt_second + 1'b1;
assign clk_bps = cnt_second == 14'd10000 ? 1'b1 : 1'b0;
endmodule
flash_led_ctl.v
`timescale 1ns / 1ps ////////////////////////////////////////////////////////////////////////////////// module flash_led_ctl(
input clk,
input rst,
input dir,
input clk_bps,
output reg[15:0]led
);
always @( posedge clk or posedge rst )
if( rst )
led <= 16'h8000;
else
case( dir )
1'b0: //从左向右
if( clk_bps )
if( led != 16'd1 )
led <= led >> 1'b1;
else
led <= 16'h8000;
1'b1: //从右向左
if( clk_bps )
if( led != 16'h8000 )
led <= led << 1'b1;
else
led <= 16'd1;
endcase
endmodule
flash_top_led.v
`timescale 1ns / 1ps module flash_led_top(
input clk,
input rst_n,
input sw0,
output [15:0]led
);
wire clk_bps;
wire rst;
assign rst = ~rst_n; counter counter(
.clk( clk ),
.rst( rst ),
.clk_bps( clk_bps )
);
flash_led_ctl flash_led_ctl(
.clk( clk ),
.rst( rst ),
.dir( sw0 ),
.clk_bps( clk_bps ),
.led( led )
);
endmodule
flash_top_led_tb.v
module flash_led_top_tb;
reg clk,rst,sw0;
wire [15:0] led;
initial begin
clk = 1'b0;
rst = 1'b1;
sw0 = 1'b0;
#10 rst = 1'b0;
#10 rst = 1'b1;
#1000000000 //6ms后改变位移方向
#1000000000
#1000000000
#1000000000
#1000000000
#1000000000
sw0 = 1'b1;
end
always #5 clk <= ~clk;
flash_led_top flash_led_top(
.clk( clk ),
.rst_n( rst ),
.sw0( sw0 ),
.led( led )
);
endmodule
二、工程流程设计
给出流水灯仿真结果截图，对波形进行简要解释：
1、 初始条件下，流水灯从led[15]开始向右移动
2、 6ms后移动至led10亮，改变位移方向向左移动。
给出板子运行结果照片，以及你的操作过程：
灯向左移动
按下sw0后反向
counter模块的作用是什么？
计时模块
三、实验总结
遇到的问题
1、仿真时波形与预期不相同，排查结果后发现是”Set as top”设置错误。
【在编写源文件的过程中，应该注意到flash_led_top.v文件是应该放到最上方的】
2、无法生成bit流文件，参照csdn上的博客，添加tcl文件代码如下
【set_property
SEVERITY {Warning} [get_drc_checks NSTD-1]
set_property
SEVERITY {Warning} [get_drc_checks UCIO-1]
set_property
SEVERITY {Warning} [get_drc_checks RTSTAT-1]】
右键click左下方的generate bitstream——添加tcl文件。
体会
多查，网上有很多的解决方案，不断排查问题才能得到正确解决方案。