针对lower power的验证,由cpf/upf来建模,包括:

1)power gating的功能模型(在power gate之后将output force为x)

2)isolation功能模型;

3)save和restore的功能模型;

4)power gating/retention/reset的sequence功能模型;

Power Gating对DFT设计的要求:

1)test power switching network的行为正确;

2)test shutdown,isolation,retention的行为正确;

3)test power gating controller的行为正确;

在DFT设计中,要求chip各个部分的reset信号必须是可控的,

防止scan test pattern偶然的toggle使得power FSM有效,进而掉电;

防止scan test pattern偶然的toggle isolation clamp信号;

防止scan test pattern偶然的toggle restore/save信号;

保证power gating controller的输出信号都经过test的mux;

DFT中的power控制:

1)DFT test时,每一个FF都可能在clock边沿toggle,使得dynamic power相比正常工作大大增加;

2)在test中,power gating的使能信号必须是可控的,从而可以关掉不需要的domain,来防止

power超过package的上限,芯片过热而损坏,影响测试结果;

3)在设计scan chain时,根据power domain来进行区别;

对switch network的测试,检查tie0/tie1:

1)使用IDDQ的DFT测试方式;IDDQ的目标值不好确定,可以根据百分比,如20%power以内正常,这样。

2)At-speed的测试,因为switch工作不正确时,可能会影响timing;

以上两种方式都不能完全确认fault,所以一般还会跑一些function的test(通过pin将波形输入,观察输出波形);

对isolation 和retention cell的测试:

1)使用function tests,比较波形;

2)scan test,对0/1都测试到;

eg;对retention cell的测试:

1)一个0/1的pattern scan in ff;

2)save操作执行;

3)相反的1/0的pattern scan in ff;

4)Power down/Power up;

5)restore执行;

6)scan out结果,检查FF的值正确;

以上的测试都是基于,force power gating controller的值,

而controller的值的测试:

1)function test,针对design而不同(design specific);

2)scan test,可以在controller外加一层wrapper,见标准IEEE 1500来保证可控可观;(一般的DFT设计都是直接可控iso/retention来实现scan shift/capture)

总之在test中,必须保证clock/reset/power gating control signal/isolation control signal/

retention signal都是可控的。

04-30 09:09