fpga图像处理实战-双线性插值算法（任意比例）

FPGA实现

`timescale 1ns / 1ps
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// Company: 
// Engineer: 
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// Create Date: 2024/08/31 14:48:47
// Design Name: 
// Module Name: image_line_buffer
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// Dependencies: 
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// Revision:
// Revision 0.01 - File Created
// Additional Comments:
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module image_line_buffer(
    input                               clk                        ,
    input                               rst                        ,

    input              [  10: 0]        img_width                  ,

    input                               valid_i                    ,
    input              [  23: 0]        img_data_i                 ,
    output                              wr_ready