在Verilog中，表达式是由操作数和操作符组成的组合，包括：算术操作符、关系操作符、等价操作符、逻辑操作符、按位操作符、归约操作符、移位操作符、拼接操作符和条件操作符，它们用于执行算术运算、逻辑运算、位操作、关系和等价比较等。
1、操作数
操作数可以是任意的数据类型，只是某些特定的语法结构要求使用特定类型的操作数。操作数可以为常数，整数，实数，线网，寄存器，时间，位选，域选，存储器及函数调用等。
module test;
//实数
real a, b, c;
c = a + b ;
//寄存器
reg [3:0] cprmu_1, cprmu_2 ;
always @(posedge clk) begin
cprmu_2 = cprmu_1 ^ cprmu_2 ;
end
//函数
reg flag1 ;
flag = calculate_result(A, B);
//非法操作数
reg [3:0] res;
wire [3:0] temp;
always@ （*）begin
res = cprmu_2 – cprmu_1 ;
//temp = cprmu_2 – cprmu_1 ; //不合法，always块里赋值对象不能是wire型
end
endmodule
2、操作符
Verilog 中提供了大约 9 种操作符，分别是算术、关系、等价、逻辑、按位、归约、移位、拼接、条件操作符。大部分操作符与 C 语言中类似。同类型操作符之间，除条件操作符从右往左关联，其余操作符都是自左向右关联。圆括号内表达式优先执行。
3、示例
下面是一些示例：
module expression_example(
input wire [7:0] data_in,
output reg result
);
// 算术表达式
wire [15:0] data_sum = data_in + 8'hAA;
b = 4'b100x ;
c = a+b ; //结果为c=4'bxxxx,如果操作数某一位为 X，则计算结果也会全部出现 X。
// 逻辑表达式：计算结果是一个 1bit 的值，0 表示假，1 表示真，x 表示不确定
wire logic_and = ~data_in[7] & data_in[6];
A = 3;
B = 0;
C = 2'b1x ;
A && B // 为假
A || B // 为真
! A // 为假
! B // 为真
A && C // 为X，不确定
A || C // 为真，因为A为真
(A==2) && (! B) //为真，此时第一个操作数为表达式
// 位操作表达式：对 2 个操作数的每 1bit 数据进行按位操作，如果 2 个操作数位宽不相等，则用 0 向左扩展补充较短的操作数。
wire bit_set = data_in | 8'b00001111;
//归约表达式：归约操作符只有一个操作数，它对这个向量操作数逐位进行操作，最终产生一个 1bit 结果。
A = 4'b1010 ;
&A ; //结果为 1 & 0 & 1 & 0 = 1'b0，可用来判断变量A是否全1
~|A ; //结果为 ~(1 | 0 | 1 | 0) = 1'b0, 可用来判断变量A是否为全0
^A ; //结果为 1 ^ 0 ^ 1 ^ 0 = 1'b0
//移位表达式：算术左移和逻辑左移时，右边低位会补 0。逻辑右移时，左边高位会补 0；而算术右移时，左边高位会补充符号位，以保证数据缩小后值的正确性。
A = 4'b1100 ;
B = 4'b0010 ;
A = A >> 2 ; //结果为 4'b0011
A = A << 1; //结果为 4'b1000
A = A <<< 1 ; //结果为 4'b1000
C = B + (A>>>2); //结果为 2 + (-4/4) = 1, 4'b0001
// 关系表达式：关系操作符的正常结果有 2 种，真（1）或假（0）
wire is_positive = data_in[7] == 0;
// 等价表达式 ：等价操作符的正常结果有 2 种：为真（1）或假（0）
wire same_parity = (^data_in) === data_in[7];
A = 4 ;
B = 8'h04 ;
C = 4'bxxxx ;
D = 4'hx ;
A == B //为真
A == (B + 1) //为假
A == C //为X，不确定。逻辑相等/不等操作符不能比较 x 或 z，当操作数包含一个 x 或 z，则结果为 x。
//全等比较时，如果按位比较有相同的 x 或 z，返回结果也可以为 1，即全等比较可比较 x 或 z。所以，全等比较的结果一定不包含 x。
A === C //为假，返回值为0
C === D //为真，返回值为1
// 条件表达式：条件表达式类似于 2 路（或多路）选择器，其描述方式完全可以用 if-else 语句代替。
wire [7:0] selected_data = is_positive ? data_in : ~data_in; //当is_positive 为 1(真) 时，selected_data 赋值为 data_in ; 否则，将 ~data_in赋值给 selected_data 。
// 赋值表达式
always @(posedge clk) begin
result <= selected_data;
end
// 索引和切片表达式
wire [2:0] lower_nibble = data_in[2:0]; // 选择低四位
wire most_significant_bit = data_in[7]; // 选择最高位
//拼接表达式：拼接操作符用大括号 {，} 来表示，用于将多个操作数（向量）拼接成新的操作数（向量），信号间用逗号隔开。拼接符操作数必须指定位宽，常数的话也需要指定位宽。
A = 4'b1010 ;
B = 1'b1 ;
Y1 = {B, A[3:2], A[0], 4'h3 }; //结果为Y1='b1100_0011
Y2 = {4{B}, 3'd4}; //结果为 Y2=7'b111_1100
Y3 = {32{1'b0}}; //结果为 Y3=32h0，常用作寄存器初始化时匹配位宽的赋初值
endmodule
在Verilog中，表达式的使用非常广泛，它们可以出现在赋值语句、条件语句、循环语句等中。表达式的结果可以是一个标量（单个位），也可以是一个向量（多位宽）。在使用表达式时，需要注意操作数的位宽，以确保结果的准确性和避免位宽不匹配的问题。
需要说明的是，对变量进行声明时，要根据变量的操作符对变量的位宽进行合理声明，不要让结果溢出。上述例子中，相加的 2 个变量位宽为 4bit，那么结果寄存器变量位宽最少为 5bit。否则，高位将被截断，导致结果高位丢失。无符号数乘法时，结果变量位宽应该为 2 个操作数位宽之和。
reg [3:0] mula ;
reg [1:0] mulb;
reg [5:0] res ;
mula = 4'he ;
mulb = 2'h3 ;
res = mula * mulb ; //结果为res=6'h2a, 数据结果没有丢失位数
负数表示时，可以直接在十进制数字前面增加一个减号 -，也可以指定位宽。因为负数使用二进制补码来表示，不指定位宽来表示负数，编译器在转换时，会自动分配位宽，从而导致意想不到的结果。例如：
mula = -4'd4 ;
mulb = 2 ;
res = mula * mulb ; //计算结果为res=-6'd8, 即res=6'h38，正常
res = mula * (-'d4) ; //(4的32次幂-4) * 2, 结果异常
另外，位操作符的逻辑规则为，与操作时有0则值为0，否则有x则值为x，都为1时值为1；或操作时有1则值为1，否则有x则值为x，都为0时值为0；异或操作时有x则值为x，否则有1则值为1，操作数相同时值为0；同或操作时有x则值为x，否则有0则值为0，操作数相同时值为1；整理如下表所示：
参考资料：
编码宝库：Verilog 表达式