分频器是指使输出信号频率为输入信号频率整数分之一的电子电路。在许多电子设备中如电子钟、频率合成器等，需要各种不同频率的信号协同工作，常用的方法是以稳定度高的晶体振荡器为主振源，通过变换得到所需要的各种频率成分，分频器是一种主要变换手段。
早期的分频器多为正弦分频器，随着数字集成电路的发展，脉冲分频器（又称数字分频器）逐渐取代了正弦分频器。
下面以Verilog HDL 语言为基础介绍占空比为50%的分频器。
1、偶分频
偶分频电路指的是分频系数为 2、4、6、8 ... 等偶数整数的分频电路，我们可以直接进行分频。
例如下面 divider.v 中，对输入时钟进行6分频，即假设clk 为 50MHz ，分频后的时钟频率为 (50/6) MHz。程序如下：
设计代码：
//rtl
module divider(
clk,
rst_n,
clk_div
);
input clk;
input rst_n;
output clk_div;
reg clk_div; parameter NUM_DIV = ;
reg [:] cnt; always @(posedge clk or negedge rst_n)
if(!rst_n) begin
cnt <= 'd0;
clk_div <= 'b0;
end
else if(cnt < NUM_DIV / - ) begin
cnt <= cnt + 'b1;
clk_div <= clk_div;
end
else begin
cnt <= 'd0;
clk_div <= ~clk_div;
end
endmodule
仿真程序：
//tb
module divider_tb();
reg clk;
reg rst_n;
wire clk_div;
parameter DELY=;
divider U_divider(
.clk (clk ),
.rst_n (rst_n ),
.clk_div(clk_div)
);
always #(DELY/) clk=~clk;//产生时钟波形
initial begin
$fsdbDumpfile("divider_even.fsdb");
$fsdbDumpvars(,U_divider);
end
initial begin
clk=;rst_n=;
#DELY rst_n=;
#((DELY*)) $finish;
end
endmodule
可以看到，clk的上升沿，采样到cnt=2的时候，就翻转,采样到0和1的时候，保持。这样就可以做到一半高电平，一半低电平。
2、奇分频
由于奇分频需要保持分频后的时钟占空比为 50% ，所以不能像偶分频那样直接在分频系数的一半时使时钟信号翻转(高电平一半，低电平一半)。
在此我们需要利用输入时钟上升沿和下降沿来进行设计。
由于奇分频需要保持分频后的时钟占空比为 50% ，所以不能像偶分频那样直接在分频系数的一半时使时钟信号翻转(高电平一半，低电平一半)。
在此我们需要利用输入时钟上升沿和下降沿来进行设计。
接下来我们设计一个 5 分频的模块，设计思路如下：
采用计数器 cnt1 进行计数，在时钟上升沿进行加 1 操作，计数器的值为 0、1 时，输出时钟信号 clk_div 为高电平；计数器的值为2、3、4 时，输出时钟信号 clk_div 为低电平，计数到 5 时清零，从头开始计数。我们可以得到占空比为 40% 的波形 clk_div1。
采用计数器 cnt2进行计数，在时钟下降沿进行加 1 操作，计数器的值为 0、1 时，输出时钟信号 clk_div 为高电平；计数器的值为2、3、4 时，输出时钟信号 clk_div 为低电平，计数到 5 时清零，从头开始计数。我们可以得到占空比为 40% 的波形 clk_div2。
clk_div1 和clk_div2 的上升沿到来时间相差半个输入周期，所以将这两个信号进行或操作，即可得到占空比为 50% 的5分频时钟。程序如下：
clk_div1 和clk_div2 的上升沿到来时间相差半个输入周期，所以将这两个信号进行或操作，即可得到占空比为 50% 的5分频时钟。程序如下：
设计代码：
//rtl
module divider(
clk,
rst_n,
clk_div
);
input clk;
input rst_n;
output clk_div;
reg clk_div; parameter NUM_DIV = ;
reg[:] cnt1;
reg[:] cnt2;
reg clk_div1, clk_div2; always @(posedge clk or negedge rst_n)
if(!rst_n)
cnt1 <= ;
else if(cnt1 < NUM_DIV - )
cnt1 <= cnt1 + 'b1;
else
cnt1 <= ; always @(posedge clk or negedge rst_n)
if(!rst_n)
clk_div1 <= 'b1;
else if(cnt1 < NUM_DIV / )
clk_div1 <= 'b1;
else
clk_div1 <= 'b0; always @(negedge clk or negedge rst_n)
if(!rst_n)
cnt2 <= ;
else if(cnt2 < NUM_DIV - )
cnt2 <= cnt2 + 'b1;
else
cnt2 <= ; always @(negedge clk or negedge rst_n)
if(!rst_n)
clk_div2 <= 'b1;
else if(cnt2 < NUM_DIV / )
clk_div2 <= 'b1;
else
clk_div2 <= 'b0; assign clk_div = clk_div1 | clk_div2;
endmodule
仿真代码：
//tb
module divider_tb();
reg clk;
reg rst_n;
wire clk_div;
parameter DELY=;
divider U_divider(
.clk (clk ),
.rst_n (rst_n ),
.clk_div(clk_div)
);
always #(DELY/) clk=~clk;//产生时钟波形
initial begin
$fsdbDumpfile("divider_odd.fsdb");
$fsdbDumpvars(,U_divider);
end
initial begin
clk=;rst_n=;
#DELY rst_n=;
#((DELY*)) $finish;
end
endmodule
对其进行测试和验证（此仿真波形是三分频，占空比50%），即上述程序吧NUM_DIV改成3即可，得到如下波形：
3.任意占空比的任意分频
在verilog程序设计中，我们往往要对一个频率进行任意分频，而且占空比也有一定的要求这样的话，对于程序有一定的要求。
现在在前面两个实验的基础上做一个简单的总结，实现对一个频率的任意占空比的任意分频。
比如： FPGA系统时钟是50M Hz，而我们要产生的频率是880Hz，那么，我们需要对系统时钟进行分频。很容易想到用计数的方式来分频：50000000/880 = 56818。
显然这个数字不是2的整幂次方，那么我们可以设定一个参数，让它到56818的时候重新计数就可以实现了。程序如下：
设计代码：
//rtl
module div(
clk,
rst_n,
clk_div
);
input clk,rst_n;
output clk_div;
reg clk_div; reg [:] counter; always @(posedge clk or negedge rst_n)
if(!rst_n)
counter <= ;
else if(counter==)
counter <= ;
else
counter <= counter+; assign clk_div = counter[];
endmodule
仿真代码：
//tb
module div_tb();
reg clk;
reg rst_n;
wire clk_div;
parameter DELY=;
div U_div(
.clk (clk ),
.rst_n (rst_n),
.clk_div(clk_div)
);
always #(DELY/) clk=~clk;//产生时钟波形
initial begin
$fsdbDumpfile("div_any.fsdb");
$fsdbDumpvars(,U_div);
end
initial begin
clk=;rst_n=;
#DELY rst_n=;
#((DELY*)) $finish;
end
endmodule
分频的应用很广泛，一般的做法是先用高频时钟计数，然后使用计数器的某一位输出作为工作时钟进行其他的逻辑设计，上面的程序就是一个体现。
下面我们来算一下它的占空比：
我们清楚地知道，这个输出波形在counter为0到32767（2的14次方）的时候为低，在32768到56817的时候为高，占空比为40%多一些，
如果我们需要占空比为50%，那么我们需要再设定一个参数，使它为56817的一半，使达到它的时候波形翻转，就可以实现结果了。
程序如下：28408=56818/2-1，计数到28408就清零，翻转，其余的计数期间，保持不变。
设计代码：
//rtl
module div(
clk,
rst_n,
clk_div
);
input clk,rst_n;
output clk_div;
reg clk_div;
reg [:] counter;
always @(posedge clk or negedge rst_n)
if(!rst_n)
counter <= ;
else if(counter==)
counter <= ;
else
counter <= counter+; always @(posedge clk or negedge rst_n)
if(!rst_n)
clk_div <= ;
else if(counter==)
clk_div <= ~clk_div;
endmodule
仿真代码：
//tb
module div_tb();
reg clk;
reg rst_n=;
wire clk_div;
parameter DELY=;
div U_div(
.clk (clk ),
.rst_n (rst_n),
.clk_div(clk_div)
);
always #(DELY/) clk=~clk;//产生时钟波形
initial begin
$fsdbDumpfile("div_any.fsdb");
$fsdbDumpvars(,U_div);
end
initial begin
clk=;rst_n=;
#DELY rst_n=;
#((DELY*)) $finish;
end
endmodule
继续让我们来看如何实现任意占空比，比如还是由50M分频产生880Hz，而分频得到的信号的占空比为30%。
56818×30%=17045
设计代码：
//rtl
module div(
clk,
rst_n,
clk_div,
counter
);
input clk,rst_n;
output clk_div;
reg clk_div;
output [:] counter;
reg [:] counter; always @(posedge clk)
if(!rst_n)
counter <= ;
else if(counter==)
counter <= ;
else counter <= counter+; always @(posedge clk)
if(!rst_n)
clk_div <= ;
else if(counter<)
clk_div <= ;
else
clk_div <= ;
endmodule
仿真代码：
//tb
module div_tb();
reg clk;
reg rst_n;
wire clk_div;
wire [:] counter;
parameter DELY=;
div U_div(
.clk (clk ),
.rst_n (rst_n ),
.counter(counter),
.clk_div(clk_div)
);
always #(DELY/) clk=~clk;//产生时钟波形
initial begin
$fsdbDumpfile("div_any.fsdb");
$fsdbDumpvars(,U_div);
end
initial begin
clk=;rst_n=;
#DELY rst_n=;
#((DELY*)) $finish;
end
endmodule
4 小结
通过以上几个例子对比不难发现，借助计数器来实现任意点空比的任意分频的方法简单，且用verilog语言进行行为描述时，代码简洁、易懂、通用。
通过以上的学习，对分频器有了比较深刻的认识，将在以后的学习中会有广泛的应用。
通过以上的学习，对分频器有了比较深刻的认识，将在以后的学习中会有广泛的应用。
原出处：https://www.chipist.cn/article/166 如有什么疑问，欢迎讨论：QQ:447574829