1. 现在先遇到一个VHDL的语法问题，以前没用过VHDL，现在要去研究下，进程(PROCESS)
进程内部经常使用IF，WAIT，CASE或LOOP语句。PROCESS具有敏感信号列表(sensitivity list)，或者使用WAIT语句进行执行条件的判断。PROCESS必须包含在主代码段中，当敏感信号列表中的某个信号发生变化时(或者当WAIT语句的条件得到满足时)，PROCESS内部的代码就顺序执行一次。
2. WAIT语句
如果在process中使用了WAIT语句，就不能使用敏感信号列表了。WAIT语句使用以下3种形式的语法结构：
WAIT UNTIL signal_condition；
WAIT ON signal1 [, signal2, ...];
WAIT FOR time;
WAIT UNTIL 后面只有一个信号条件表达式，更适合于实现同步电路(将时钟的上升沿或下降沿作为条件)，由于没有敏感信号列表，所以它必须是process的第一条语句。当WAIT UNTIL语句的条件满足是，process内部的代码就执行一遍。
3. 检测时钟的上升沿
rising_edge(clk) 和(clk'event and clk='1')都可以检测上升沿，rising_edge 是非常严格的上升沿，必须从0到1 ， (clk'event and clk='1')可以从X到1