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15.1_使用Verilog设计：一个简单的状态机设计——序列检测器（可实现重复性检测）
14.12-常见的对于非阻塞复制的误解
练习11-简单卷积器的设计
1-verilog的串行滤波器FIR实现
练习九-利用状态机实现比较复杂的接口设计
练习7-在Verilog中使用任务task
练习六-使用Questasim来用verilog使用function函数
转载—Linux下文件搜索、查找、查看命令
reg与wire的用法，证明reg可以在右边，wire型在左边，来作组合逻辑处理。
Modelsim恢复编辑器的解决方案——只能将外部编辑器删除后，重新匹配编辑器