Verilog-A

Verilog-A 语言简单入门教程
Verlog-A 语言在语法上与普通的 Verilog HDL 差不多，仅仅是多了一些自己独特的语法罢了。然而在一开始的学习时，本人只顾着看文档，导致最终用了几天的时间才完成了 Verilog-A 的学习和建模工作。现在回想起来，感觉完全没有必要如此。因此想写一篇教程，如果读者有一定的电路基础知识，并且以前学过 Verilog HDL，看了这个教程后因该很快就能入门。