存储器——计算机组成原理题库
1、下面什么存储器是目前已被淘汰的存储器。
A、 半导体存储器
B、 磁表面存储器
C、 磁芯存储器
D、 光盘存储器
2、若SRAM芯片的容量为1024*4位，则地址和数据引脚的数目分别是什么。
A、 10,4
B、 5,4
C、 10,8
D、 5,8
3、下面关于半导体存储器组织叙述中，错误的是什么。
A、 存储器的核心部分是存储体，由若干存储单元构成
B、 存储单元由若干存放0和1的存储元件构成
C、 一个存储单元有一个编号，就是存储单元地址
D、 同一个存储器中，每个存储单元的宽度可以不同
4、若计算机字长16位，主存地址空间大小是64KB，按字节编址，则主存寻址范围是什么。
A、 0~64K-1
B、 0~32K-1
C、 0~64KB-1
D、 0~32KB-1
5、需要定时刷新的半导体存储器芯片是什么。
A、 SRAM
B、 DRAM
C、 EPROM
D、 Flash Memory
6、假定用若干个16K*1位的存储器芯片组成一个64K*8位的存储器，芯片内各单元连续编址，则地址BFF0H所在的芯片的最小地址为什么。
A、 4000H
B、 6000H
C、 8000H
D、 A000H
7、假定用若干个16K*8位的存储器芯片组成一个64K*8位的存储器，芯片内各单元交叉编址，则地址BFFFH所在的芯片的最小地址为()。
A、 0000H
B、 0001H
C、 0002H
D、 0003H
8、假定主存按字节编址，Cache共有64行，采用直接映射方式，主存块大小为32字节，所有编号从0开始。问主存地址为3000的单元的所在主存块对应Cache行号是什么。
A、 13
B、 26
C、 29
D、 58
9、某计算机系统，其操作系统保存在硬盘上，其内存储器应该采用什么。
A、 RAM
B、 ROM
C、 RAM和ROM
D、 都不对
10、在Cache和主存构成的两级存储器中，Cache的存储时间是100ns，主存的存储时间是1000ns，如果希望有效存储时间不超过190ns，则cache的命中率至少是多少？
A、 90%
B、 98%
C、 95%
D、 99%
11、4片 16K×8 位的存储芯片可以设计成什么容量的存储器。
Ⅰ. 64K×8 位 Ⅱ. 32K×4 位 Ⅲ.32K×16 位 Ⅳ. 16K×32 位
A、 Ⅰ、Ⅱ
B、 Ⅱ、Ⅲ
C、 Ⅰ、Ⅲ
D、 Ⅰ、Ⅲ、Ⅳ
12、在cache存储器系统中，当程序正在执行时，由什么完成地址变换。
A、 程序员
B、 硬件
C、 硬件和软件
D、 操作系统
13、计算机的存储器采用分级方式是为了什么。
A、 方便编程
B、 解决容量、速度、价格三者之间的矛盾
C、 保存大量数据方便
D、 操作方便
14、已知单个存储体的存储周期为110ns，总线传输周期为10ns，则当采用低位交叉编址的多模块存储器时，存储体数应什么。
A、 小于11
B、 等于11
C、 大于11
D、 大于等于11
15、一个四体并行低位交叉存储器，每个模块的容量是64K*32位，存取周期为200ns，在下述说法中什么是正确的。
A、 在200ns内，存储器能向CPU提供256位二进制信息
B、 在200ns内，存储器能向CPU提供128位二进制信息
C、 在50ns内，存储器能向CPU提供32位二进制信息
D、 以上都不对
16、某32位计算机的Cache容量为16KB，Cache行的大小为16B，若主存与Cache地址映像采用直接映像方式，则主存地址为0x1234E8F8的单元装入Cache的地址是什么。
A、 0001 0001 0011 01
B、 0100 0100 0110 10
C、 1010 0011 1110 00
D、 1101 0011 1010 00
17、有一主存-cache层次的存储器，其主存容量为1MB，cache容量为16KB，每字块有8个字，每字32位，采用直接映像方式，若主存地址为35301H，且CPU访问cache命中，则在cache的第什么(十进制表示)字块中(cache起始字块为第0字块)。
A、 152
B、 153
C、 154
D、 151
18、主存和硬盘构成三级存储系统，则CPU访问该存储系统时发送的地址是什么。
A、 高速缓存地址
B、 虚拟地址
C、 主存物理地址
D、 磁盘地址
19、在主存和CPU之间增加Cache的目的是什么。
A、 扩大主存的容量
B、 增加CPU中通用寄存器的数量
C、 解决CPU和主存之间的速度匹配
D、 代替CPU中的寄存器工作
20、在Cache的地址映射中，若主存中的任意一块均可映射到Cache内的任意一快的位置上，则这种方法称为什么 。
A、 全相联映射
B、 直接映射
C、 组相联映射
D、 混合映射
67、下列有关RAM和ROM得叙述中正确的是( )。
I RAM是易失性存储器，ROM是非易失性存储器
II RAM和ROM都是采用随机存取方式进行信息访问
III RAM和ROM都可用做Cache
IV RAM和ROM都需要进行刷新
A、 仅I和II
B、
仅I和III
C、
仅I ，II， III
D、 仅II，III，IV
68、以下关于校验码的叙述中，正确的是( )。
Ⅰ.校验码的码距必须大于2
Ⅱ.校验码的码距越大，检.纠错能力越强
Ⅲ.增加奇偶校验位的位数，可以提高奇偶校验的正确性
Ⅳ.采用奇偶校验可检测出一位数据错误的位置并加以纠正
Ⅴ.采用海明校验可检测出一位数据错误的位置并加以纠正
Ⅵ.CRC码通过除法运算来建立数据和校验位之间的约定的。
A、Ⅰ、Ⅲ、Ⅴ
B、 Ⅱ、Ⅳ、Ⅵ
C、 Ⅰ、Ⅴ、Ⅵ
D、 Ⅱ、Ⅴ、Ⅵ
69、下列各类存储器中，不采用随机存取方式的是
A、 EPROM
B、 CDROM
C、 DRAM
D、 SRAM
70、下列存储器中，CPU不能直接访问的是( ) 。
A、 硬盘
B、 内存
C、 Cache
D、 寄存器
71、下列关于闪存(Flash Memory)的叙述中，错误的是( )。
A、 信息可读可写，并且读、写速度一样快
B、 存储元由MOS管组成，是一种半导体存储器
C、 掉电后信息不丢失，是一种非易失性存储器
D、 采用随机访问方式，可替代计算机外部存储器
72、用海明码对长度为8位的数据进行检/纠错时,若能纠正一位错，则校验位数至少为( )。
A、 2
B、 3
C、 4
D、 5
73、在大量数据传送过程中，常用且有效的检验法是( )。
A、 海明码检验
B、 偶检验
C、 奇检验
D、 CRC
74、用1位奇偶校验能检测出1位错误的百分比为( )。
A、 0%
B、 100%
C、 50%
D、 无法计算
75、CPU可以直接访问的存储器是（ ）。
A、 光盘
B、 主存
C、 磁盘
D、 磁带
76、关于计算机中存储容量单位的叙述，其中错误的是（ ）。
A、 最小的计量单位为位（bit），表示一位“0”或“1”
B、 最基本的计量单位是字节（Byte），一个字节等于8b
C、 一台计算机的编址单位、指令字长和数据字长都一样，且是字节的整数倍
D、 主存容量为1KB，其含义是主存中能存放1024个字节的二进制信息
77、静态RAM利用（ ）。
A、 电容存储信息
B、 触发器存储信息
C、 门电路存储信息
D、 读电流存储信息
78、假定下列字符编码中含有奇偶校验位，但没有发生数据错误，那么采用奇校验的字符编码是（）。
A、 01010011
B、 01100110
C、 10110000
D、 00110101
79、某一DRAM芯片其容量为16K×1，该芯片地址线与数据线的最小引脚数目应为( )。
A、 8
B、 12
C、 10
D、 15
80、由2K×4的芯片组成容量为4KB的存储器需要( )片这样的存储芯片。
A、 2
B、 4
C、 8
D、 16
81、计算机主存储器中存放信息的部件是（ ）
A、 地址寄存器
B、 读写线路
C、 存储体
D、 地址译码线路
82、在表示存储器容量时，1K×8表示（ ）
A、 有1000个存储单元，每个单元为8bit
B、 存储器中有8000个存储器单元
C、 有1k个存储器单元，每个单元可存一个字节
D、 访问时需要20位地址线
83、下列几种存储器中，（ ）是易失性存储器。
A、 cache
B、 EPROM
C、 Flash Memory
D、 CD-ROM
84、列地址引脚复用的半导体存储器芯片是（ ）。
A、 SRAM
B、 DRAM
C、 EPROM
D、 Flash Memory
85、地址总线A15(高位)～A0(低位)，用4K×4的存储芯片组成16KB存储器，则加至各存储芯片上的地址线是（ ）。
A、 A15～A0
B、 A9～A0
C、 A11~A0
D、 A15~A4
86、在下述存储器中，允许随机访问的存储器是（ ）。
A、 磁带
B、 磁盘
C、 磁鼓
D、 半导体存储器
87、在下列存储器中，存取时间的长短与信息所在的位置有关的是（ ）。
A、 主存
B、 高速缓存
C、 磁带
D、 固存
88、CPU可直接编程访问的存储器是（ ）。
A、 主存储器
B、 虚拟存储器
C、 磁盘存储器
D、 磁带存储器
89、若CPU的地址线为16根，则能够直接访问的存储区最大容量为（ ）。
A、 1M
B、 640K
C、 64K
D、 384K
90、表示主存容量，通常以（ ）为单位。
A、 数据块数
B、 字节数
C、 扇区数
D、 记录项数
91、在存储器分层体系结构中，存储器速度从最快到最慢的排列顺序是（ ）。
A、 寄存器—主存—cache—辅存
B、 寄存器—主存—辅存—cache
C、 寄存器—cache—辅存—主存
D、 寄存器—cache—主存—辅存
92、动态半导体存储器的特点是（ ）。
A、 在工作中存储器内容会产生变化
B、 每次读出后，需要根据原存内容重新写入一遍
C、 每隔一定时间，需要根据原存内容重新写入一遍
D、 在工作中需要动态地改变访存地址
解析：动态半导体存储器是利用电容存储电荷的特性记录信息，由于电容会放电，必须在电荷流失前
对电容充电，即刷新。方法是每隔一定时间，根据原存内容重新写入一遍。
93、高速缓冲存储器 Cache 一般采取（ ）。
A、 随机存取方式
B、 顺序存取方式
C、 半顺序存取方式
D、 只读不写方式
解析：Cache是为提高存储器带宽而在主存储器和CPU之间增加的存储器，目的是用来存储使用频繁的
数据和指令，存取方式应与主存储器相同，均为随机存取方式
94、若存储周期 250ns ，每次读出 16 位，则该存储器的数据传送率为（ ）。
A、 4 × 10 ^6 字节 / 秒
B、 4M 字节 / 秒
C、 8 × 10 ^6 字节 / 秒
D、 8M 字节 / 秒
解析：存储周期250ns，换算为250×10^(-9)秒；每个存储周期可读出16位，为两个字节，则数据传送率为：2字节／（250×10^(-9)）秒，即8×106字节／秒。
95、半导体静态存储器 SRAM 的存储原理是（ ）。
A、 依靠双稳态电路
B、 依靠定时刷新
C、 依靠读后再生
D、 信息不再变化
解析：半导体静态存储器SRAM是由双稳态电路构成，并依靠其稳态特性来保存信息；动态存储器DRAM是利(湖北自考网)用电容器存储电荷的特性存储数据，依靠定时刷新和读后再生对信息进行保存，而ROM中的信息一经写入就不再变化。
96、一般来讲，直接映象常用在（ ）。
A、 小容量高速Cache
B、 大容量高速Cache
C、 小容量低速Cache
D、 大容量低速Cache
解析：直接映象的地址转换速度快，但块的冲突概率较高。在大容量高速Cache系统中使用直接映象方式，即可以发挥Cache的高速度，又可以减少块的冲突概率。
97、下列存储器中，（ ）速度最快。
A、 硬盘
B、 光盘
C、 磁带
D、 半导体存储器
解析：由于存储器原理和结构的不同，各种存储器的访问速度各不相同。以上存储器中访问速度由快到慢的顺序为：半导体存储器、硬盘、光盘、磁带。
98、存储器的随机访问方式是指（ ）。
A、 可随意访问存储器
B、 按随机文件访问存储器
C、 可对存储器进行读出与写入
D、 可按地址访问存储器任一编址单元，其访问时间相同且与地址无关
解析：存储器的随机访问方式是指可按地址访问存储器任一编址单元，其访问时间相同且与地址无关。
99、动态存储器的特点是（ ）。
A、 工作中存储内容会产生变化
B、 工作中需要动态改变访存地址
C、 工作中需要动态地改变供电电压
D、 需要定期刷新每个存储单元中存储的信息
解析：动态半导体存储器是利用电容存储电荷的特性记录信息，由于电容会放电，必须在电荷流失前对电容充电，即刷新。方法是每隔一定时间，根据原存内容重新写入一遍。
100、组相联映象和全相联映象通常适合于（ ）。
A、 小容量Cache
B、 大容量Cache
C、 小容量ROM
D、 大容量ROM
解析：直接映象的地址转换速度快，但块的冲突概率较高。在大容量高速Cache系统中使用直接映象方式，即可以发挥Cache的高速度，又可以减少块的冲突概率。组相联映象和全相联映象速度较低，通常适合于小容量Cache.
109、某计算机的Cache共有16块，采用2路组相联映射方式（即每组2块）。每个主存块大小为32字节，按字节编制。主存129号单元所在主存块应装入到的Cache组号是
A、 0
B、 2
C、 4
D、 6
解析：Cache共有16块，采用2路组相联映射方式（即每组2块），则Cache共分为8组，组号用3位2进制表示，每个主存块为32字节，则块内地址用5位表示，129号单元用二制表示为 1000 0001，则低五位为00001 为块内地址，中间三位 100 为组号，则地址129号单元所在的块就装入到cache的 组号是100B即4。
110、假设某计算机的存储系统由Cache和主存组成。某程序执行过程中访存2000次，其中访问Cache缺失（未命中）100次，则Cache的命中率是
A、 5%
B、 9.59%
C、 50%
D、 95%
解析：CPU共访问存储系统的总次数为2000次，其中访问Cache缺失（未命中）1.。00次，则 访问Cache的命中次数为 2000-100 = 1900次，则命中率为 1900/2000 *100%=95%。
111、假设某计算机按字编址，cache有4个行，cache和主存之间交换的块大小为1个字。若caceh的内容初始为空，采用2路组相联映射方式和LRU替换算法，当访问的主存地址依次为0,4，8,2，0,6，8,6，4,8时，命中cache的次数是
A、 1
B、 2
C、 3
D、 4
解析：Cache 共有4行(块)分成 4/2 = 2 组，内存储器不分组则，主存地址为0 时，0 mod 2 = 0 将0块调入0组的0块 ，主存地址为4 时，4 mod 2 = 0 将0块调入0组的1块 ，主存地址为8 时，8 mod 2 = 0 将0块调入0组因组内块满，用LRU替换算法，则0块替换成 8，依此类推，如表所示：
112、假设CPU执行某段程序时共访问Cache命中4950次，访问主存50次，已知Cache的存取周期为30ns，主存的存取周期为150ns，则平均访问时间是( )。
A、 32
B、 31.2
C、 40.2
D、 30
解析：CPU执行某段程序时共访问Cache命中4950次，访问主存50次,则命中率为 h= 4950/5000*100% = 99%,由平均访问时间为ta=h*tc+(1-h)*tm= 0.99*30+0.01*150 =31.2。
113、假设CPU执行某段程序时共访问Cache命中4900次，访问主存100次，已知Cache的存取周期为30ns，主存的存取周期为150ns，则Cache的命中率为( )，平均访问时间是( )。
A、 99%, 32.4
B、 98%, 31.2
C、 98%, 32.4
D、 99%, 31.2
解析：CPU执行某段程序时共访问Cache命中4900次，访问主存100次,则命中率为 h= 4900/5000*100% = 98%,由平均访问时间为ta = h*tc+(1-h)*tm = 0.98*30+0.02*150 =32.4。
114、主存储器和CPU之间增加高速缓冲存储器（cache）的目的是___。
A、 扩大主存容量
B、 增加CPU通用寄存器数量
C、 解决CPU、主存速度匹配
D、 扩大主存容量和增加CPU通用寄存器数量
115、字位结构为256Kｘ4位SRAM存储芯片，其地址引脚与数据引脚之和为
A、 22
B、 13
C、 26
D、 17
116、假定用若干块4K *4位的存储芯片组成一个8K*8位的存储器，则地址0B1F所在芯片的最小地址是___。
A、 0800H
B、 0000H
C、 0600H
D、 0700H
117、计算机系统中的存贮器系统是指___。
A、 cache、主存贮器和外存贮器
B、 RAM存贮器
C、 ROM存贮器
D、 主存贮器
118、动态存储器刷新以 _______为单位进行。
A、 列
B、 字节
C、 行
D、 存储单元
119、下列存储器类型中，速度最快的是___。
A、 DRAM
B、 磁盘
C、 EPROM
D、 SRAM
120、假定用若干个16KX1位的存储器芯片组成一个64K×8位的存储器，芯片内各单元连续编址，则地址AF10H所在的芯片的最小地址为___。
A、 8000H
B、 6000H
C、 4000H
D、 A000H
121、某计算机存储字长 32位，下列地址属性中属于按双字长边界对齐的是
A、 CPU地址线低二位全部为0
B、 CPU地址线低三位取值随意
C、 CPU地址线低三位全部为0
D、 CPU地址线最低为010
128、在程序的执行过程中，Cache与主存的地址映象是由___。
A、 硬件自动完成
B、 程序员调度完成
C、 操作系统完成
D、 由程序员和操作系统共同协调完成
129、假设某计算机的存储系统由cache和主存组成。某程序执行过程中访存2000次 ，其中访问cache缺失(未命中） 200次 ， 则 cache的命中率是___。
A、 85%
B、 15%
C、 95%
D、 90%
130、在 cache的地址映射中， 若主存中的任意一块均可映射到cache内的任意一行的位置上， 则这种方法称为___。
A、 混合映射
B、 组相联映射
C、 全相联映射
D、 直接映射
131、在关于主存与cache地址映射方式的叙述中正确的是___。
A、 在Cache容量相等条件下，直接映射方式的命中率比组相联方式有更高的命中率
B、 全相联映射方式适用于大容量cache
C、 在Cache容量相等条件下，组相联方式的命中率比直接映射方式有更高的命中率
D、 直接映射是一对一的映射关系，组相联映射是多对一的映射关系
132、下列关于CaChe的说法中，正确的是___。
A、 CaChe本身速度加快，比提高CaChe的访问效率更有利于提升存储器的等效访问速度
B、 采用直接映像时，CaChe无需考虑替换问题
C、 如果选用最优替换算法，则CaChe的命中率可以达到100％
D、 CaChe的容量与主存的容量差别越大越好
133、一个带有CaChe的计算机系统中，CaChe容量为12 KB，主存容量为256 MB，则CaChe一主存层次的等效容量为___。
A、 256 MB+512 KB
B、 512 KB
C、 256 MB - 512 KB
D、 256 MB
134、以下哪一种情况能很好地发挥cache的作用___。
A、 程序的指令间相关度不高
B、 程序的大小不超过实际的内存容量
C、 程序中不含有过多的I/O操作
D、 程序具有较好的访问局部性
135、(2019年408真题)下列关于缺页处理的叙述中，错误的是( ) 。
A、 缺页是在地址转换时 CPU 检测到的一种异常
B、 缺页处理由操作系统提供的缺页处理程序来完成
C、 缺页处理程序根据页故障地址从外存读入所缺失的页
D、 缺页处理完成后回到发生缺页的指令的下一条指令执行
136、(2019年408真题)某计算机采用大端方式，按字节编址。某指令中操作数的机器数为 1234FF00H，该操作数采用基址寻址方式，形式地址（用补码表示）为 FF12H，基址寄存器的内容为F000 0000H， 则该操作数的 LSB（最低有效字节）所在的地址是( )。
A、 F000 FF12H
B、 F000 FF15H
C、 EFFF FF12H
D、 EFFF FF15H
137、(2018年408真题) 假定 DRAM 芯片中存储阵列的行数为 r、列数为 c，对于一个 2K×1 位的DRAM 芯片， 为保证其地址引脚数最少，并尽量减小刷新开销，则 r、c 的取值分别是( )。
A、 2048、1
B、 64、32
C、 32、64
D、 1、2048
138、(2018年408真题) 按字节编址的计算机中，某 double 型数组 A 的首地址为 2000H，使用变址寻址和循环结构访问数组 A，保存数组下标的变址寄存器初值为 0，每次循环取一个数组元素，其偏移地址为变址值乘以 sizeof(double)，取完后变址寄存器内容自动加 1。若某次循环所取元素的地址为 2100H，则进入该次循环时变址寄存器的内容是( )。
A、 25
B、 32
C、 64
D、 100
141、若SRAM芯片的容量为1024*4位，则地址和数据引脚的数目分别是什么。
A、 10,4
B、 5,4
C、 10,8
D、 5,8
142、下面关于半导体存储器组织叙述中，错误的是什么。
A、 存储器的核心部分是存储体，由若干存储单元构成
B、 存储单元由若干存放0和1的存储元件构成
C、 一个存储单元有一个编号，就是存储单元地址
D、 同一个存储器中，每个存储单元的宽度可以不同
143、若计算机字长16位，主存地址空间大小是64KB，按字节编址，则主存寻址范围是什么。
A、 0~64K-1
B、 0~32K-1
C、 0~64KB-1
D、 0~32KB-1
144、需要定时刷新的半导体存储器芯片是什么。
A、 SRAM
B、 DRAM
C、 EPROM
D、 Flash Memory
145、计算机的存储器采用分级方式是为了什么。
A、 方便编程
B、 解决容量、速度、价格三者之间的矛盾
C、 保存大量数据方便
D、 操作方便
146、计算机主存储器中存放信息的部件是（ ）
A、 地址寄存器
B、 读写线路
C、 存储体
D、 地址译码线路
147、在下述存储器中，允许随机访问的存储器是（ ）。
A、 磁带
B、 磁盘
C、 磁鼓
D、 半导体存储器
149、某计算机系统，其操作系统保存在硬盘上，其内存储器应该采用什么。
A、 RAM
B、 ROM
C、 RAM和ROM
D、 都不对
152、静态RAM利用（ ）。
A、 电容存储信息
B、 触发器存储信息
C、 门电路存储信息
D、 读电流存储信息
153、某一DRAM芯片其容量为16K×1，该芯片地址线与数据线的最小引脚数目应为( )。
A、 8
B、 12
C、 10
D、 15
155、由2K×4的芯片组成容量为4KB的存储器需要( )片这样的存储芯片。
A、 2
B、 4
C、 8
D、 16
157、若CPU的地址线为16根，则能够直接访问的存储区最大容量为（ ）。
A、 1M
B、 640K
C、 64K
D、 384K
答案： C
160、下面是关于计算机中存储器容量单位的叙述，其中错误的是（ ）。
A、 最基本的计量单位是字节（Byte），一个字节等于8bit
B、 一台计算机的编址单位、指令字长和数据字长都一样，且是字节的整数倍
C、 最小的计量单位为位（bit），表示一位“0”或“1”
D、 “主存容量为1KB”的含义是指主存中能存放1024个字节的二进制信息
161、若计算机主存地址为 1M 字节，按字节编址，地址为多少位？
A、 20
B、 10
C、 12
D、 14
162、某计算机的存储器总线中有 24 位地址线和 32 位数据线，按字编址，字长为 32 位。若 000000H ~ 3F FFFFH 为 RAM 区，则需要 512K × 8 位的 RAM 芯片数为（ ）。
A、 8
B、 16
C、 32
D、 64
164、以下是有关虚拟存储管理机制中地址转换的叙述，其中错误的是（ ）。
A、 地址转换是指把逻辑地址转换为物理地址
B、 通常逻辑地址的位数比物理地址的位数少
C、 地址转换过程中会发现是否“缺页"
D、 MMU在地址转换过程中要访问页表项
166、通常采用行、列地址引脚复用的半导体存储器芯片是（ ）。
A、 SRAM
B、 DRAM
C、 EPROM
D、 Flash Memory
167、以下是有关磁盘驱动器的叙述，其中错误的是（ ）。
A、 送到磁盘驱动器的盘地址由磁头号、盘面号和扇区号组成
B、 能控制磁头移动到指定磁道，并发回:“寻道结束"信号
C、 能控制磁盘片转过指定的扇区，并发回“扇区符合”信号
D、 能对指定盘面的指定扇区进行数据的读或写操作
168、假定一个磁盘的转速为7200RPM,磁盘的平均寻道时间为20ms,平均数据传输率为1MB/s， 不考虑排队等待时间，那么读一个512字节的扇区的平均时间大约为（ ）。
A、 14.7ms
B、 18.8ms
C、 24.7ms
D、 28.8ms
判断题
21、存储器是计算机中的记忆设备，它只是用来存放程序。
答案： 正确
22、CPU访问存储器的时间是由存储器的容量决定的，存储器容量越大，访问存储器所需的时间越长。
答案： 错误
解析：CPU访问存储器的时间是基本固定的，与容量无关，而是由存储元的材料决定的。
23、因为半导体存储器加电后才能存储数据，断电后数据就丢失了，因此EPROM做成的存储器，加电后必须重写原来的内容。
答案： 错误
解析：半导体存储器加电后才能存储数据，断电后数据丢失，这是指RAM。而EPROM是只读存储器，断
电后数据不会丢失，因此，加电后不必重写原来的内容。
24、目前大多数个人计算机中可配置的内存容量仅受地址总线位数限制。
答案： 错误
解析：内存容量不仅受地址总线位数限制，还受寻址方式、操作系统的存储管理方式等限制。
25、因为动态存储器是破坏性读出，所以在不访问动态存储器时不用刷新。
答案： 错误
解析：刷新不仅仅因为存储器是破坏性读出，还在于动态存储器在存储数据时，若存储器不做任何操
作，电荷也会泄漏，为保证数据的正确性，必须使数据周期性地再生，即刷新。
26、一般情况下，ROM和RAM在存储体中是统一编址的。
答案： 正确
解析：在计算机设计中，往往把RAM和ROM的整体作主存。因此，RAM和ROM一般是统一编址的。
27、多体交叉存储器是为了解决由于主存太大，而将一个主存体分成多个独立存储体的一种技术。
答案： 错误
解析：多体交叉存储器是为了解决主存速度问题，而将一个主存体分成多个独立存储体以提高存取速
度的一种技术。
28、CPU中通常都设置若干个寄存器，这些寄存器与主存统一编址。访问这些寄存器的指令格式与访问存储器是相同的。
答案： 错误
解析：机器中的寄存器常常是独立编址的，因此访问寄存器的指令格式与访问存储器的指令格式不
同。
29、同SRAM相比，由于DRAM需要刷新，所以功耗大。
答案： 错误
解析：SRAM不需要刷新是由于电路的构成不同。它是依靠电源维持运行，而DRAM是依靠电容维持状
态，所以SRAM功耗较大。
30、双极型 RAM不仅存取速度快，而且集成度高。
答案： 错误
解析：双极型 RAM存取速度快，但集成度低。
31、计算机的内存由RAM和ROM两种半导体存储器组成。
答案： 正确
32、微机使用过程中，如果突然断电，RAM和ROM中保存的信息会全部丢失。
答案： 错误
解析：RAM中保存的信息在断电后会丢失，而ROM中保存的信息在断电后不受影响。
33、半导体ROM是一种非易失性存储器。
答案： 正确
34、多体交叉存储器主要解决扩充容量问题。
答案： 错误
解析：具有16位地址线的计算机，它的主存容量最大只能为64KB。
35、动态RAM和静态RAM都是易失性半导体存储器。
答案： 正确
36、在计算机中，存储器是数据传送的中心，但访问存储器的请求是由CPU或I/O所发出的。
答案： 正确
150、因为半导体存储器加电后才能存储数据，断电后数据就丢失了，因此EPROM做成的存储器，加电后必须重写原来的内容。
答案： 错误
151、因为动态存储器是破坏性读出，所以在不访问动态存储器时不用刷新。
答案： 错误
解答题
122、某计算机主存容量为64KB,其中ROM区为4KB，其余为RAM区，按字节编址。现要用4K*4位的RAM芯片来设计该存储器的RAM区，则需要RAM芯片数是___。（填写阿拉伯数字即可）
答案：30
123、设A=0x123456，计算机内存中，地址为由低到高。则采用大端方式下，最高地址存放的字节内容为___。（只填写十六进制数）
答案：56;0x56;0X56
124、设A=0x123456，计算机内存中，地址为由低到高。则采用小端方式下，最低地址存放的字节内容为___。（只填写十六进制数）
答案：56;0x56;0X56
125、假定主存按字节编址，cache共有64行，采用直接映射方式，主存块大小为32字节，所有编号都从0开始。问主存第3000号单元所在主存块映射到的cache行号是( )。（本题中的数字都是十进制数，答案也填十进制数）
答案：29
126、计算机主存容量8MB，分为4096个主存块，Cache数据区容量为64KB，若Cache采用直接映射方式，则Cache的总行数为___。 ( 只需要填写阿拉伯数字 )
答案：32
127、一个组相联高速缓存由64个字块组成，每个字块有256字节，分为8组，主存有4096个字块。则主存地址划分中 ，标记字段的二进制位数为多少位___。 （只需要填写阿拉伯数字）
答案：9
158、动态存储器需要刷新，那么刷新的方式有分散式、 和 刷新。
答案：集中式;集中式;异步;分散与集中相结合
37、 用2K×8位的EPROM存储器芯片组成一个32K×8位的半导体只读存储器，试问：
（1）数据寄存器多少位？
（2）地址寄存器多少位？
（3）共需要多少个这样的存储器芯片？
(4) 共需要几根高位地址线作为片选译码？
（请同学们将题做在本子上，将所做题拍照插入图片，图片要清晰）
答案：
(1)数据寄存器位数与存储器的容量的位数有关，存储器为32K*8位，则数据寄存器位数为 8位 (10分)
(2)地址寄存器的位数与存储器的容量有关，log32K = 15位 (10分)
(3) 需要的2K*8的芯片 个数 = 32K*8/(2k*8)=16片 。(10分)
(4)所需要的芯片个数为16，每组一个芯片，则共有16组，所以需要log 16 = 4根 高位地址线作为片
选译码。(10分)
解析：
38、 用4K×4位的EPROM存储器芯片组成一个16K×8位的半导体只读存储器，试问：
（1）数据寄存器多少位？
（2）地址寄存器多少位？
（3）共需要多少个这样的存储器芯片？
（4）画出此存储器的组成框图？
答案：
39、设有一个64K×32位的RAM芯片，试问该芯片共有多少个基本单元电路（简称存储基元）？欲设计一种具有上述同样多存储基元的芯片，要求对芯片字长的选择应满足地址线和数据线的总和为最小，试确定这种芯片的地址线和数据线，并说明有几种解答。
（请同学们将题做在本子上，将所做题拍照插入图片，图片要清晰）
答案：
共有64K*32=2^16*2^5= 2^21个存储基元。 (5分)
如要满足地址线和数据线总和最小，应尽量把存储元安排在字向，因为地址位数和字数成2的幂的关系，可较好地压缩线数。
设地址线根数为a，数据线根数为b，则片容量为：2^a×b = 2^21；
若a = 21，b = 1，总和 = 21+1 = 22；
a = 20，b = 2，总和 = 20+2 = 22；
a = 19，b = 4，总和 = 19+4 = 23；
a = 18，b = 8，总和 = 18+8 = 26；
…… …… (10分)
由上可看出：芯片字数越少，芯片字长越长，引脚数越多。芯片字数减1、芯片位数均按2的幂变化。
结论：如果满足地址线和数据线的总和为最小，这种芯片的引脚分配方案有两种：地址线 = 21根，
数据线 = 1根；或地址线 = 20根，数据线 = 2根。(5分)
解析：
40、设有一个64K×8位的RAM芯片，试问该芯片共有多少个基本单元电路（简称存储基元）？欲设计一种具有上述同样多存储基元的芯片，要求对芯片字长的选择应满足地址线和数据线的总和为最小，试确定这种芯片的地址线和数据线，并说明有几种解答。
答案：
这种芯片的引脚分配方案有两种：地址线 = 19根，数据线 = 1根；或地址线 = 18根，数据线 = 2根。
解析：
如要满足地址线和数据线总和最小，应尽量把存储元安排在字向，因为地址位数和字数成2的幂的关系，可较好地压缩线数。
设地址线根数为a，数据线根数为b，则片容量为：2a×b = 219；b = 219-a；
若a = 19，b = 1，总和 = 19+1 = 20；
a = 18，b = 2，总和 = 18+2 = 20；
a = 17，b = 4，总和 = 17+4 = 21；
a = 16，b = 8，总和 = 16+8 = 24；
…… ……
由上可看出：芯片字数越少，芯片字长越长，引脚数越多。芯片字数减1、芯片位数均按2的幂变化。
结论：如果满足地址线和数据线的总和为最小，这种芯片的引脚分配方案有两种：地址线 = 19根，
数据线 = 1根；或地址线 = 18根，数据线 = 2根。
41、某8位微型机地址码为18位，若使用4K×4位的RAM芯片组成模块板结构的存储器，试问：
（1）该机所允许的最大主存空间是多少？
（2）若每个模块板为32K×8位，共需几个模块板？
（3）每个模块板内共有几片RAM芯片？
（4）共有多少片RAM？
（5）CPU如何选择各模块板？
答案：
（1）该机所允许的最大主存空间是：218 × 8位 = 256K×8位 = 256KB
（2）模块板总数 = 256K×8 / 32K×8 = 8块
（3）板内片数 = 32K×8位 / 4K×4位 = 8×2 = 16片
（4）总片数 = 16片×8 = 128片
（5）CPU通过最高3位地址译码输出选择模板，次高3位地址译码输出。地址格式分配如下：
选择模板 (3位)
选择芯片(3位)
片内地址选择(12位)
42、某8位微型机地址码为22位，若使用64K×4位的RAM芯片组成模块板结构的存储器，试问：
（1）该机所允许的最大主存空间是多少？
（2）若每个模块板为256K×8位，共需几个模块板？
（3）每个模块板内共有几片RAM芯片？
（4）共有多少片RAM？
（5）CPU如何选择各模块板？
（请同学们将题做在本子上，将所做题拍照插入图片，图片要清晰）
答案：
（1）该机所允许的最大主存空间是：2^22 × 8位 = 4M×8位 = 4MB (8分)
（2）模块板总数 = 4M×8 / 256K×8 = 16块 (8分)
（3）板内片数 = 256K×8位 / 64K×4位 = 4×2 = 8片 (8分)
（4）总片数 = 16×8 = 128片 (8分)
（5）模块板为16组，log16=4 ,CPU通过最高4位A21-A18地址译码输出选择模板，板内组数4组，
log4=2 ,次高2位A17A16地址译码输出。地址格式分配如下：(8分)
选择模板 (4位)A21A20A19A18
选择芯片(2位)A17A16
片内地址选择(16位)A15-A0
解析：
43、设CPU共有16根地址线，8根数据线，并用/MREQ低电平有效）作访存控制信号，R//W作读写命令信号（高电平为读，低电平为写）。现有下列存储芯片：ROM（2K×8位，4K×4位，8K×8位），RAM（1K×4位，2K×8位，4K×8位），及74138译码器和其他门电路（门电路自定）。试从上述规格中选
用合适芯片，画出CPU和存储芯片的连接图。要求：
（1）最小4K地址为系统程序区，4096~16383地址范围为用户程序区。
（2）指出选用的存储芯片类型及数量。
（3）详细画出片选逻辑。
（请同学们将题做在本子上，将所做题拍照插入图片，图片要清晰）
答案：
（1）地址空间分配图： (5分)
系统程序区（ROM共4KB）：0000H-0FFFH
用户程序区（RAM共12KB）：1000H-3FFFH
（2）（5分）选片：ROM：选择4K×4位芯片2片，位并联RAM：选择4K×8位芯片3片，字串联(RAM1地
址范围为:1000H-1FFFH,RAM2地址范围为2000H-2FFFH, RAM3地址范围为:3000H-3FFFH)
（3）前面有缺失 其中 芯片容量都为4K ，则芯片的地址线根数为12根，将系统地址线A0-A11连接到芯片的A0-A11上，
A14A13A12为相邻的在根线，且在RAM1，2，3和ROM1上，它们的值在发生变化，所以连接在138译码器
的CBA上，A15连到G2A或G2B上，/MREQ连到G2A或G2B上，G1可以接+5电源...
CPU和存储器连接逻辑图及片选逻辑图（10分）
44、设CPU共有16根地址线，8根数据线，并用/MREQ（低电平有效）作访存控制信号，E//W作读写命令信号（高电平为读，低电平为写）。现有8片8K×8位的RAM芯片与CPU相连，试回答：
（1）用74138译码器画出CPU与存储芯片的连接图；
（2）写出每片RAM的地址范围；
（3）如果运行时发现不论往哪片RAM写入数据后，以A000H为起始地址的存储芯片都有与其相同的数
据，分析故障原因。
（4）根据（1）的连接图，若出现地址线A13与CPU断线，并搭接到高电平上，将出现什么后果？
答案：
（1）CPU与存储器芯片连接逻辑图 图略
（2）地址空间分配图：
RAM0：0000H——1FFFH
RAM1：2000H——3FFFH
RAM2：4000H——5FFFH
RAM3：6000H——7FFFH
RAM4：8000H——9FFFH
RAM5：A000H——BFFFH
RAM6：C000H——DFFFH
RAM7：E000H——FFFFH
（3）如果运行时发现不论往哪片RAM写入数据后，以A000H为起始地址的存储芯片(RAM5)都有与其相
同的数据，则根本的故障原因为：该存储芯片的片选输入端很可能总是处于低电平。假设芯片与译码
器本身都是好的，可能的情况有：
1）该片的 /CS 端与 /WE 端错连或短路；
2）该片的 /CS 端与CPU的 /MREQ 端错连或短路；
3）该片的 /CS 端与地线错连或短路。
（4）如果地址线A13与CPU断线，并搭接到高电平上，将会出现A13恒为“1”的情况。此时存储器只
能寻址A13=1的地址空间(奇数片)，A13=0的另一半地址空间（偶数片）将永远访问不到。若对A13=0
的地址空间（偶数片）进行访问，只能错误地访问到A13=1的对应空间(奇数片)中去。
45、设主存容量为256K字，Cache容量为2K字，块长为4。
（1）设计Cache地址格式，Cache中可装入多少块数据？
（2）在直接映射方式下，设计主存地址格式。
（3）在四路组相联映射方式下，设计主存地址格式。
（4）在全相联映射方式下，设计主存地址格式。
（5）若存储字长为32位，存储器按字节寻址，写出上述三种映射方式下主存的地址格式。
答案：
（1）(5分)Cache容量为2K字，块长为4，Cache共有2K/4=2^11/2^2=2^9=512块，
Cache字地址9位，字块内地址为2位
因此，Cache地址格式设计如下：
Cache字块地址（9位）
字块内地址（2位）
（2）(5分)主存容量为256K字=218字，主存地址共18位，共分256K/4=216块，
主存字块标记为18-9-2=7位。
直接映射方式下主存地址格式如下：
主存字块标记（7位）
Cache字块地址（9位）
字块内地址（2位）
（3）(5分)根据四路组相联的条件，一组内共有4块，得Cache共分为512/4=128=27组，
主存字块标记为18-7-2=9位，主存地址格式设计如下：
主存字块标记（9位）
组地址（7位）
字块内地址（2位）
（4）(5分)在全相联映射方式下，主存字块标记为18-2=16位，其地址格式如下：
主存字块标记（16位）
字块内地址（2位）
（5）(5分)若存储字长为32位，存储器按字节寻址，则主存容量为256K*32/8=220B，
Cache容量为2K*32/4=214B，块长为4*32/8=16B=24B，字块内地址为4位，
在直接映射方式下，主存字块标记为20-9-4=7位，主存地址格式为：
主存字块标记（7位）
Cache字块地址（9位）
字块内地址（4位）
在四路组相联映射方式下，主存字块标记为20-7-4=9位，主存地址格式为：
主存字块标记（9位）
组地址（7位）
字块内地址（4位）
在全相联映射方式下，主存字块标记为20-4=16位，主存地址格式为：
主存字块标记（16位）
字块内地址（4位）
46、假设CPU执行某段程序时共访问Cache命中4800次，访问主存200次，已知Cache的存取周期为30ns，主存的存取周期为150ns，求Cache的命中率以及Cache-主存系统的平均访问时间和效率，试问该系统的性能提高了多少倍？
答案：
Cache被访问命中率为：4800/(4800+200)=24/25=96% (4分)
则Cache-主存系统的平均访问时间为：ta=0.96*30ns+(1-0.96)*150ns=34.8ns (4分)
Cache-主存系统的访问效率为：e=tc/ta*100%=30/34.8*100%=86.2% (4分)
性能为原来的150ns/34.8ns=4.31倍，即提高了3.31倍。 (4分)
47、假设CPU执行某段程序时共访问Cache命中4800次，访问主存200次，已知Cache的存取周期为40ns，主存的存取周期为120ns，求Cache的命中率以及Cache-主存系统的平均访问时间和效率，试问该系统的性能提高了多少倍？
答案：
(1)(8分) Cache被访问命中率为：4800/(4800+200) *100%=24/25 *100%=96%
(2)(8分)则Cache-主存系统的平均访问时间为：ta=0.96*40ns+(1-0.96)*120ns=43.2ns
(3) (7分)Cache-主存系统的访问效率为：e=tc/ta*100%=40/34.2*100%=92.6%
(4)(7分)性能为原来的 120ns/43.2ns -1=3.01-1= 2.01倍，即提高了2.01倍。
解析：
48、一个组相连映射的CACHE由64块组成，每组内包含4块。主存包含4096块，每块由128字组成，访存地址为字地址。试问主存和高速存储器的地址各为几位？画出主存地址格式。
答案：
cache组数：64/4=16 ，Cache容量为：64*128=213字，cache地址13位
主存共分4096/16=256区，每区16块
主存容量为：4096*128=2^19字，主存地址19位，地址格式如下：
主存字块标记（8位）
组地址（4位）
字块内地址（7位）
49、设主存容量为1MB，采用直接映射方式的Cache容量为16KB，块长为4，每字32位。试问主存地址为ABCDEH的存储单元在Cache中的什么位置？
答案：
主存和Cache按字节编址，
Cache容量16KB=2^14B，地址共格式为14位，分为16KB/(4*32/8B)=2^10块，每块4*32/8=16B=2^4B，
Cache地址格式为：
Cache字块地址（10位）
字块内地址（4位）
主存容量1MB=2^20B，地址共格式为20位，分为1MB/(4*32/8B)=2^16块，每块24B，采用直接映射方
式，主存字块标记为20-14=6位，主存地址格式为：
主存字块标记（6位）
Cache字块地址（10位）
字块内地址（4位）
主存地址为ABCDEH=1010 1011 1100 1101 1110B，主存字块标记为101010，Cache字块地址为11
1100 1101，字块内地址为1110，故该主存单元应映射到Cache的101010块的第1110字节，即第42块第
14字节位置。或者在Cache的第11 1100 1101 1110=3CDEH字节位置。
50、设某机主存容量为4MB，Cache容量为16KB，每字块有8个字，每字32位，设计一个四路组相联映射（即Cache每组内共有4个字块）的Cache组织。
（1）画出主存地址字段中各段的位数。（2）设Cache的初态为空，CPU依次从主存第0，1，2，…，89号单元读出90个字（主存一次读出一个
字），并重复按此次序读8次，问命中率是多少？（3）若Cache的速度是主存的6倍，试问有Cache和无Cache相比，速度约提高多少倍？
答案：
（1）(5分)根据每字块有8个字，每字32位（4字节），得出主存地址字段中字块内地址为3+2=5位。
根据Cache容量为16KB=2^14B，字块大小为8*32/8=32=2^5B，得Cache地址共14位，Cache共有2^(14-
5)=2^9块。
根据四路组相联映射，Cache共分为2^9/2^2=2^7组。
根据主存容量为4MB=2^22B，得主存地址共22位，主存字块标记为22-7-5=10位，故主存地址格式为：
主存字块标记（10位）
组地址（7位）
字块内地址（5位）
（2）(5分)由于每个字块中有8个字，而且初态为空，因此CPU读第0号单元时，未命中，必须访问主
存，同时将该字所在的主存块调入Cache第0组中的任一块内，接着CPU读第1~7号单元时均命中。同
理，CPU读第8，16，…，88号时均未命中。可见，CPU在连续读90个字中共有12次未命中，而后8次循
环读90个字全部命中，命中率为：
(90*8-12)/(90*8)=0.983
（3）(5分)设Cache的周期为t，则主存周期为6t，没有Cache的访问时间为6t*90*8，有Cache的访问
时间为t（90*8-12）+6t*12，则有Cache和无Cache相比，速度提高的倍数为：
(6t*90*8)/[(90*8-12)t+6t*12]-1=4.54
51、设某机主存容量为2MB，Cache容量为8KB，每字块有4个字，每字32位，设计一个四路组相联映射（即Cache每组内共有4个字块）的Cache组织。
（1）画出主存地址字段中各段的位数。
（2）设Cache的初态为空，CPU依次从主存第0，1，2，…，89号单元读出90个字（主存一次读出一个
字），并重复按此次序读10次，问命中率是多少？
（3）若Cache的速度是主存的6倍，试问有Cache和无Cache相比，速度约提高多少倍？
答案：
（1）(10分) 根据每字块有4个字，每字32位（4字节），得出主存地址字段中字块内地址为log(4*4)
=2+2=4位。
根据Cache容量为8KB=2^13B，字块大小为4*32/8=16=2^4B，得Cache地址共13位，Cache共有2^(13-4)
=2^9块。
根据四路组相联映射，Cache共分为2^9/2^2=2^7组。
根据主存容量为2MB=2^21B，得主存字节地址共21位，主存字块标记为21-7-4=10位，故主存地址格式
为：
主存字块标记（10位）
组地址（7位）
字块内地址（4位）
（2）(10分) 由于每个字块中有4个字，而且初态为空，因此CPU读第0号单元时，未命中，必须访问
主存，同时将该字所在的主存块调入Cache第0组中的任一块内，接着CPU读第1~3号单元时均命中。同
理，CPU读第4, 8，12,16，…，88号时均未命中。可见，CPU在连续读90个字中共有23次未命中，而
后9次循环读90个字全部命中，命中率为：
(90*10-23)/(90*10)=0.974
（3） (10分) 设Cache的周期为t，则主存周期为6t，没有Cache的访问时间为6t*90*10，有Cache的
访问时间为t（90*10-23）+6t*23，则有Cache和无Cache相比，速度提高的倍数为：
(6t*90*10)/[(90*10-23)t+6t*23]-1=4.32
解析：
52、某8位机采用单总线结构，地址总线16根（A15～A0，A0为低位），数据总线8根（D7～D0），控制总线中与主存有关的有MREQ（允许访存，低电平有效），R / W（高电平为读命令，低电平为写命令）。主存地址空间分配如下：0～ 8191为系统程序区，由只读存储器芯片组成。8192 ～32767为用户程序区；最后（最大地址）2K字节地址空间为系统程序工作区。上述地址为十进制，按字节编址。现有如
下存储器芯片：
ROM：8K×8位（控制端仅有R ）
RAM（静态）：16K×1位，2K×8位，4K×8位，8K×8位
请从上述芯片中选择适当芯片设计该计算机主存储器，画出主存储器逻辑框图。注意画选片逻辑（可
选用门电路及3︰8译码器74LS138）与CPU的连接，说明选哪些存储器芯片，选多少片？
答案：
53、用2K×4位的RAM存储器芯片组成一个8K×8位的半导体随机存储器，试问：
（1）存储器地址线有多少条？
（2）存储器数据线有多少条？
（3）共需要多少个这样的存储器芯片？
（4）哪几位地址线进行地址译码后和芯片片选线相连？
答案：
（1）13
（2） 8
（3） 8
（4） A12 A11
54、设主存容量为 2MB ， Cache 容量为 16KB ，每字块有 16 个字，每字 32 位。
(1)若Cache采用直接相联映像，求出主存地址字段中各段的位数。
(2)若Cache采用全相联映像，求出主存地址字段中各段的位数。
(3)若Cache采用四路组相联映像，求出主存地址字段中各段的位数。
答案：
(1)(10分) )主存地址位数 21位 cache的块数=16KB/(16*4B)=28块
直接映像方式的字节 地址格式：
主存标志位 (位数21-8-6=7位) Cache块号 (位数8位) 块内地址(位数为6位)
(2)(10分) 全相连映像方式的 字节地址格式：
主存标志位 (位数21-6=13位) 块内地址(位数为6位)
(3)(20分) 四路组相联地址格式：Cache的组数 28/4=26
主存标志位 (位数21-6-6=9位) Cache组号 (位数6位) 块内地址(位数为6位)
解析：
55、假设主存容量为2MB，Cache容量为4KB，每个字块为32个字，每个字16位。
(1) Cache地址有多少位？可容纳多少块？
(2)主存地址有多少位，可容纳多少块？
(3)在直接映射方式下，主存的第几块映射到Cache中的第3块(设起始字块为第0块)？
(4)画出直接映射方式下主存地址字段中各段的位数。
答案：
（1）(5分)Cache容量为4KB，块长为32*16位，Cache共有4K/(32*2)=2^12/2^6=26=64块，
Cache字节地址12位，字节块内地址为6位，可容纳64块
因此，Cache字节地址格式设计如下：
Cache字块地址（6位）
6
（2）(5分)主存容量为2MB=221字节，主存地址共21位，共分2M/(32*2)=215块，
(3)(5分) 主存的第 3 、3+64、3+2*64。。。。3+2^15－64块映射在Cache的第3块。
（4）(5分)
主存字块标记为21-6-6=9位。
直接映射方式下主存字节地址格式如下：
主存字块标记（9位）
Cache字块地址（6位）
字块内地址（6位）
56、假设主存容量为8MB，Cache容量为4KB，每个字块为16个字，每个字32位。
(1) Cache地址有多少位？可容纳多少块？
(2)主存地址有多少位，可容纳多少块？
(3)在直接映射方式下，主存的第几块映射到Cache中的第7块(设起始字块为第0块)？
(4)画出直接映射方式下主存地址字段中各段的位数。
答案：
（1）（10分）Cache容量为4KB，块长为16*32位，Cache共有4K/(16*4)=2^12/2^6=26=64块，
Cache字节地址log2^12=12位，字节块内地址为log(2^4*2^2)=6位，可容纳64块
因此，Cache字节地址格式设计如下：
Cache字块地址（6位）
块内地址(6位)
（2）（10分）主存容量为8MB=2^23字节，主存字节地址共23位，共分8M/(16*4)=2^23/2^6 = 2^17
块，
(3) （10分）主存的第 7 、7+64、7+2*64。。。。7+(2^11－1)*64块映射在Cache的第7块。
（4）（10分）由(1)可知字块内地址（6位），Cache块号（6位），
主存字块标记为23-6-6=11位。
直接映射方式下主存字节地址格式如下：
主存字块标记（11位）
Cache块号（6位）
字块内地址（6位）
解析：
57、设有一个直接映象方式的cache，其容量为8K字，每块内有为16个字，主存的容量是512K字，求
(1) 主存有多少个块？多少区？
(2) 该cache可容纳多少个块？Cache 字地址有多少位？块号和块内地址各多少位？
(3) 主存的字地址有多少位？地址格式参数各多少位？
(4) 主存中的第i块映象到cache中哪一个块中？
(5) 将主存的第513块调入cache，则cache的块号为多少？它的块号标志为多少？
(6) 在上一步的基础上，送出的主存的字地址为04011H时，是否命中？
答案：
（1）(4分)主存容量为512K字=2^19，块长为16字=2^4，则主存块数为 512K/16=2^19/2^4=2^15 块
主存按cache容量分成区，则可分为 512k/8k=2^9k/2^3k=2^6区
(2)(4分)Cache容量为8k字，块长为16字，Cache共有8K/16=2^13/2^4=2^9=512块，
Cache字地址位数= log8k=13位，块长16位 可用log16=4位来表示
因此，Cache字地址格式设计如下：
Cache块地址（9位）
块内地址(4位)
（3）(4分) 主存字地址位数=log512k=19 位。块内地址位数与cache同，为4位，cache块地址也与
cache同为9位，主存块标记位数实际是区号位数 可由log2^6=6位得，也可由主存总位数19-另两部分
的位数(9+4)=6得
直接映射方式下主存字地址格式如下：
主存块标记（6位）
Cache块地址（9位）
块内地址（4位）
（4）(4分)主存中的第i块映象到cache 第 j = i mod 512 块中。
（5）(4分) 将主存513块调入cache中，则映象到cahce中的第 513 mod 512=1块中。513 这一块属于
513/512=1区。
（6）(4分) 在上步的基础上，主存地址04011H=0000 010 0 0000 0001 0001B
块标记 cache块号 块内地址
则地址中块号为1，但块标记为0000 010B与上题中区号1不同，所以没有命中
解析：
58、设存储器容量为32字，字长64位，模块数m = 4,分别用顺序方式和交叉方式进行组织. 若存储周
期T = 200ns，数据总线宽度为64位，总线传送周期τ= 50ns, 问：顺序存储器和交叉存储器带宽各是多少？
答案：
59、已知cache命中率Ｈ＝0. 98，主存比cache慢４倍，已知主存存取周期为200ns，求cahce／主存系统的效率和平均访问时间。
答案：
ta =0.98*tc+0.02*tm =0.98*50+200*0.02 =53ns
e = 50ns/ta *100%=50/53*100%=94.33%
60、已知cache/主存系统效率为85%，平均访问时间为60 ns，cache比主存快4倍，求主存存储器周期
是多少？cache 命中率是多少？
答案：
61、某信息为“0110010”，请编制其海明校验码(偶校验)，并给出步骤。
答案：
有效信息均为n=7位，校验位位数k=4位，（2k>=n+k+1），添加校验位为c1,c2,c4,c8,共11位
则设海明码位置为:
1 2 3 4 5 6 7 8 9 10 11
c1 c2 0 c4 1 1 0 c8 0 1 0
则 各小组 C1:3 5 7 9 11 -->0 1 0 0 0 ->c1=1
C2:3 6 7 10 11 -->0 1 0 1 0 ->c2=0
C4:5 6 7 -->1 1 0 ->c4=0
C8:9 10 11->0 1 0 ->c8=1
所以按偶配置的海明码为：1000 1101 010
解析：
62、某信息为“0110010”，请编制其海明校验码(奇校验)，并给出步骤。
答案：
有效信息均为n=7位，校验位位数k=4位，（2k>=n+k+1），添加校验位为c1,c2,c4,c8,共11位
则设海明码位置为:
1 2 3 4 5 6 7 8 9 10 11
c1 c2 0 c4 1 1 0 c8 0 1 0
则 各小组 C1:3 5 7 9 11 -->0 1 0 0 0 ->c1=0
C2:3 6 7 10 11 -->0 1 0 1 0 ->c2=1
C4:5 6 7 -->1 1 0 ->c4=1
C8:9 10 11->0 1 0 ->c8=0
所以按配奇的海明码为：0101 1100 010
解析：
63、欲传送的二进制代码为1001101，用奇校验来确定其对应的汉明码，若在第6位出错，说明纠错过程。
答案：
欲传送的二进制代码为1001101，有效信息位数为n=7位，则汉明校验的校验位为k位，则：2k>=n+k+1
，k=4，进行奇校验设校验位为C1C2C3C4，汉明码为C1C2B7C3B6B5B4C4B3B2B1，
C1=1⊕B7⊕B6⊕B4⊕B3⊕B1=1⊕1⊕0⊕1⊕1⊕1=1
C2=1⊕B7⊕B5⊕B4⊕B2⊕B1=1⊕1⊕0⊕1⊕0⊕1=0
C3=1⊕B6⊕B5⊕B4=1⊕0⊕0⊕1=0
C4=1⊕B3⊕B2⊕B1=1⊕1⊕0⊕1=1
故传送的汉明码为10100011101，若第6位(B5)出错，即接收的码字为10100111101，则
P1=1⊕C1’⊕B7’⊕B6’⊕B4’⊕B3’⊕B1’=1⊕1⊕1⊕0⊕1⊕1⊕1=0
P2=1⊕C2’⊕B7’⊕B5’⊕B4’⊕B2’⊕B1’=1⊕0⊕1⊕1⊕1⊕0⊕1=1
P3=1⊕C3’⊕B6’⊕B5’⊕B4’=1⊕0⊕0⊕1⊕1=1
P4=1⊕C4’⊕B3’⊕B2’⊕B1’=1⊕1⊕1⊕0⊕1=0
P4P3P2P1=0110说明第6位出错，对第6位取反即完成纠错。
64、已经接收到下列汉明码，分别写出它们所对应的欲传送代码。
（1）1100000（按偶性配置）
（2）1100010（按偶性配置）
答案：
65、已经接收到下列汉明码，分别写出它们所对应的欲传送代码。
（1）1101001（按偶性配置）
（2）0011001（按奇性配置）
答案：
66、已知收到的汉明码（按配偶原则配置）为1100100、1100111、1100000、1100001，检查上述代码
是否出错？第几位出错？
答案：
101、存储器的层次结构主要体现在什么地方？为什么要分这些层次？计算机如何管理这些层次？
答案：
存储器的层次结构主要体现在Cache-主存和主存-辅存这两个存储层次上。
Cache-主存层次在存储系统中主要对CPU访存起加速作用，即从整体运行的效果分析，CPU访存速度加
快，接近于Cache的速度，而寻址空间和位价却接近于主存。
主存-辅存层次在存储系统中主要起扩容作用，即从程序员的角度看，他所使用的存储器其容量和位
价接近于辅存，而速度接近于主存。
综合上述两个存储层次的作用，从整个存储系统来看，就达到了速度快、容量大、位价低的优化效
果。
主存与CACHE之间的信息调度功能全部由硬件自动完成。而主存与辅存层次的调度目前广泛采用虚拟
存储技术实现，即将主存与辅存的一部分通过软硬结合的技术组成虚拟存储器，程序员可使用这个比
主存实际空间（物理地址空间）大得多的虚拟地址空间（逻辑地址空间）编程，当程序运行时，再由
软、硬件自动配合完成虚拟地址空间与主存实际物理空间的转换。因此，这两个层次上的调度或转换
操作对于程序员来说都是透明的。
102、说明存取周期和存取时间的区别。
答案：
存取周期和存取时间的主要区别是：存取时间仅为完成一次操作的时间，而存取周期不仅包含操作时
间，还包含操作后线路的恢复时间。即：
存取周期 = 存取时间 + 恢复时间
103、什么是存储器的带宽？若存储器的数据总线宽度为32位，存取周期为200ns，则存储器的带宽是
多少？
答案：
存储器的带宽指单位时间内从存储器进出信息的最大数量。
存储器带宽 = 1/200ns ×32位 = 160M位/秒 = 20MB/秒 = 5M字/秒
注意：字长32位，不是16位。（注：1ns=10-9s）
104、什么叫刷新？为什么要刷新？说明刷新有几种方法。
答案：
刷新：对DRAM定期进行的全部重写过程；
刷新原因：因电容泄漏而引起的DRAM所存信息的衰减需要及时补充，因此安排了定期刷新操作；
常用的刷新方法有三种：集中式、分散式、异步式。
集中式：在最大刷新间隔时间内，集中安排一段时间进行刷新，存在CPU访存死时间。
分散式：在每个读/写周期之后插入一个刷新周期，无CPU访存死时间。
异步式：是集中式和分散式的折衷。
105、半导体存储器芯片的译码驱动方式有几种？
答案：
半导体存储器芯片的译码驱动方式有两种：线选法和重合法。
线选法：地址译码信号只选中同一个字的所有位，结构简单，费器材；
重合法：地址分行、列两部分译码，行、列译码线的交叉点即为所选单元。这种方法通过行、列译码
信号的重合来选址，也称矩阵译码。可大大节省器材用量，是最常用的译码驱动方式。
106、一个8K×8位的动态RAM芯片，其内部结构排列成256×256形式，存取周期为0.1μs。试问采用集中刷新、分散刷新和异步刷新三种方式的刷新间隔各为多少？
答案：
采用分散刷新方式刷新间隔为:2ms，其中刷新死时间为：256×0.1μs=25.6μs
采用分散刷新方式刷新间隔为：256×（0.1μs+×0.1μs）=51.2μs
采用异步刷新方式刷新间隔为:2ms
107、什么是“程序访问的局部性”？存储系统中哪一级采用了程序访问的局部性原理？
答案：
程序运行的局部性原理指：在一小段时间内，最近被访问过的程序和数据很可能再次被访问；在空间
上，这些被访问的程序和数据往往集中在一小片存储区；在访问顺序上，指令顺序执行比转移执行的
可能性大 (大约 5:1 )。存储系统中Cache—主存层次采用了程序访问的局部性原理。
108、计算机中哪些部件可以用于存储信息？按速度、容量和价格/位排序说明。
答案：
计算机中寄存器、Cache、主存、硬盘可以用于存储信息。
按速度由高至低排序为：寄存器、Cache、主存、硬盘；
按容量由小至大排序为：寄存器、Cache、主存、硬盘；
按价格/位由高至低排序为：寄存器、Cache、主存、硬盘。
139、(2018年408真题) 某计算机采用页式虚拟存储管理方式，按字节编址。CPU 进行存储访问的过程如题44 图所示。根据题44 图回答下列问题。
（1）主存物理地址占多少位?
（2）TLB 采用什么映射方式？TLB 是用SRAM 还是用DRAM 实现？
（3）Cache 采用什么映射方式？若Cache 采用LRU 替换算法和回写（Write Back）策略，
则Cache 每行中除数据（Data）、Tag 和有效位，还应有哪些附加位？Cache 的总容量是多少？
Cache 中有效位的作用是什么？
（4）若CPU 给出的虚拟地址为0008 C040H，则对应的物理地址是多少？是否在Cache 中
命中？说明理由。若CPU 给出的虚拟地址为0007 C260H，则该地址所在主存块映射到的Cache组号是
多少？
答案：
1）物理地址由实页号和页内地址拼接，因此其位数为 16 + 12 = 28 或直接可得 20 + 3 +
5 = 28。
2）TLB 采用全相联映射，可以把页表内容调入任一块空 TLB 项中，TLB 中每项都有一个
比较器，没有映射规则，只要空闲就行。TLB 采用静态存储器 SRAM，读写速度快，但成本高， 多用
于容量较小的高速缓冲存储器。
3）从图中可以看到，Cache 中每组有两行，故采用 2 路组相联映射方式。
因为是 2 路组相联并采用 LRU 替换算法，所以每行（或每组）需要 1 位 LRU 位；因为采用回写策
略，所以每行有 1 位修改位（脏位），根据脏位判断数据是否被更新，若脏位为 1 则需要写回内
存。
28 位物理地址中 Tag 字段占 20 位，组索引字段占 3 位，块内偏移地址占 5 位，故 Cache
共有 23 = 8 组，每组 2 行，每行有 25 = 32B，故 Cache 总容量为 8×2×(20 + 1 + 1 + 1+32×
8) = 4464位 = 558 字节。
Cache 中有效位用来指出所在 Cache 行中的信息是否有效。
4）虚拟地址分为两部分：虚页号、页内地址；物理地址分为两部分：实页号、页内地址。利用虚拟
地址的虚页号部分去查找 TLB 表（缺失时从页表调入），将实页号取出后和虚拟地址的页内地址拼
接，就形成了物理地址。虚页号 008CH 恰好在 TLB 表中对应实页号 0040H（有效位为 1，说明存
在），虚拟地址的后 3 位为页内地址 040H，则对应的物理地址是 0040040H。
物理地址为 0040040H，其中高 20 位 00400H 为标志字段，低 5 位 00000B 为块内偏移量， 中间
3 位 010B 为组号 2，因此将 00400H 与 Cache 中的第 2 组两行中的标志字段同时比较，可以看
出，虽然有一个 Cache 行中的标志字段与 00400H 相等，但对应的有效位为 0，而另一 Cache 行的
标志字段与 00400H 不相等，故访问 Cache 不命中。
因为物理地址的低 12 位与虚拟地址低 12 位相同，即为 001001100000B。根据物理地址的结构，物
理地址的后八位 01100000B 的前三位 011B 是组号，因此该地址所在的主存映射到 Cache 的组号为
3。
140、(2019年408真题) 已知 f (n) = n! =n *(n -1) * (n - 2) *……* 2 *1 ，计算 f(n)的 C 语言函数 f1 的源程序（阴影部分）及其在 32 位计算机 M 上的部分机器级代码如下：
int f1(int n){
1 00401000 55 push ebp
… … …
if(n>1)
11 00401018 83 7D 08 01 cmp dword ptr [ebp+8],1
12 0040101C 7E 17 jle f1+35h (00401035)
return n*f1(n-1);
13 0040101E 8B 45 08 mov eax, dword ptr [ebp+8]
14 00401021 83 E8 01 sub eax, 1
15 00401024 50 push eax
16 00401025 E8 D6 FF FF FF call f1 ( 00401000)
… … …
19 00401030 0F AF C1 imul eax, ecx
20 00401033 EB 05 jmp f1+3Ah (0040103a)
else return 1;
21 00401035 B8 01 00 00 00 mov eax,1
}
… … …
26 00401040 3B EC cmp ebp, esp
… … …
30 0040104A C3 ret
其中，机器级代码行包括行号、虚拟地址、机器指令和汇编指令，计算机 M 按字节编址，int 型数据占 32 位。若计算机 M 的主存地址为 32 位，釆用分页存储管理方式，页大小为 4KB，则第 1 行的 push 指令和第 30 行的 ret 指令是否在同一页中（说明理由）？若指令 Cache 有 64 行，采用 4 路组相联
映射方式，主存块大小为 64B，则 32 位主存地址中，哪几位表示块内地址？哪几位表示Cache 组号？哪几位表示标记（tag）信息？读取第 16 行的 call 指令时，只可能在指令 Cache 的哪一组中命中（说明理由）？
答案：
因为页大小为 4KB，所以虚拟地址的高 20 位为虚拟页号。第 1 行的 push 指令和第 30 行的 ret
指令的虚拟地址的高 20 位都是 00401H，因此两条指令在同一页中。
指令 Cache 有 64 块，采用 4 路组相联映射方式，故指令 Cache 共有 64/4 =16 组，Cache 组号
共 4 位。主存块大小为 64B，故块内地址为低 6 位。综上所述，在 32 位主存地址中，低 6位为块
内地址，中间 4 位为组号，高 22 位为标记。
因为页大小为 4KB，所以虚拟地址和物理地址的最低 12 位完全相同，因而 call 指令虚拟地址
0040 1025H 中的 025H = 0000 0010 0101B 为物理地址的低 12 位，对应的 7～10 位为组号， 故
对应的 Cache 组号为 0。
159、某半导体存储器容量15KB，其中固化区8KB，可选EPROM芯片为4K ×8；可选随机读写区7KB，可选SRAM芯片有：4K×4,2K ×4,1K×4.地址总线A15～A0，双向数据总线D7～D0，R//W控制读写，/MRWQ为低电平时允许存储器工作。设计并画出该存储器逻辑图，注明地址分配，片选逻辑，片选信号极性等。
答案：
(1)（）固化区8KB，可选EPROM芯片为4K ×8,所以EPROM片数=(8K ×8)/(4K ×8)=2片。
随机存储区7KB，可选择芯片4K×4的芯片2片 构成4KB 空间，再选择2K×4的芯片2片2KB空间，再选
择1K×4的芯片2片构成1KB空间，即4KB+2KB+1KB= 7KB。
（2）地址分析
由上表分析可知，A15，A14恒为零，可以通过A13，A12的四个不同状态，00，01，10，11进行片选，
采用74ls138译码器进行全译码方式：选择A14 、A13、A12连接C、B、A，/MREQ连/G2a,A15连/G2a,g1
接5V的电压。