在早期开发中，PCIe最初被称为HSI（用于高速互连），并在最终确定其PCI-SIG名称PCI Express之前，将其名称更改为3GIO（第三代I / O）。 名为阿拉帕霍工作组（AWG）的技术工作组制定了该标准。 对于初稿，特设工作组只包括英特尔工程师; 随后特设工作组扩大到包括行业伙伴。
PCI Express是一项不断发展和完善的技术。
截至2013年，PCI Express版本4已经起草，预计在2017年将达到最终规格。在2016年PCI SIG的年度开发者大会上和英特尔开发者论坛上，Synopsys展示了一款在PCIe 4.0上运行的系统，而Mellanox提供了一个合适的网卡。
注意这里面是单向带宽, 双向速度翻倍.
| PCI Express 版本 | 行代码 | 传输速率 | 吞吐量 | |||
| ×1 | ×4 | ×8 | ×16 | |||
| 1.0 | 8b/10b | 2.5GT/s | 250MB/s | 1GB/s | 2GB/s | 4GB/s |
| 2.0 | 8b/10b | 5GT/s | 500MB/s | 2GB/s | 4GB/s | 8GB/s |
| 3.0 | 128b/130b | 8GT/s | 984.6MB/s | 3.938GB/s | 7.877GB/s | 15.754GB/s |
| 4.0 | 128b/130b | 16GT/s | 1.969GB/s | 7.877GB/s | 15.754GB/s | 31.508GB/s |
| 5.0 | 128b/130b | 32 or 25GT/s | 3.9 or 3.08GB/s | 15.8 or 12.3GB/s | 31.5 or 24.6GB/s | 63.0 or 49.2GB/s |
PCIe 1.0a
2003年，PCI-SIG推出了PCIe 1.0a，每通道数据速率为250 MB / s，传输速率为每秒2.5 gigatransfer（GT / s）。 传输速率表示为每秒传输量，而不是每秒位数，因为传输量包括不提供额外吞吐量的开销位; PCIe 1.x使用8b / 10b编码方案，导致占用了20% （= 2/10）的原始信道带宽。
PCIe 1.1
2005年，PCI-SIG推出了PCIe 1.1。 此更新的规范包括澄清和几项改进，但与PCI Express 1.0a完全兼容。 数据速率没有变化。
PCIe 2.0
PCI-SIG于2007年1月15日宣布推出PCI Express Base 2.0规范。PCIe 2.0标准将PCIe 1.0至5 GT / s的传输速率提高了一倍，每通道吞吐量从250 MB / s上升到500 MB / s。因此，32通道PCIe连接器（×32）可支持高达16 GB / s的总吞吐量。
PCIe 2.0主板插槽与PCIe v1.x卡完全向后兼容。 PCIe 2.0卡也通常使用PCI Express 1.1的可用带宽向下兼容PCIe 1.x主板。总体来说，为v2.0设计的显卡或主板将与另一个v1.1或v1.0a配合使用。
PCI-SIG还表示，PCIe 2.0具有对点对点数据传输协议及其软件架构的改进。
英特尔首款支持PCIe 2.0的芯片组是X38，截至2007年10月21日，各种厂商（Abit，Asus，Gigabyte）开始出货。AMD开始使用其AMD 700芯片组系列支持PCIe 2.0，nVidia从MCP72开始。Intel的所有芯片组，包括Intel P35芯片组，都支持PCIe 1.1或1.0a。
像1.x一样，PCIe 2.0使用8b / 10b编码方案，因此每通道提供5 GT / s原始数据速率的有效4 Gbit / s最大传输速率。
PCIe 2.1
PCI Express 2.1（其规范日期为2009年3月4日）支持计划在PCI Express 3.0中全面实施的大部分管理，支持和故障排除系统。 但是，速度与PCI Express 2.0相同。 不幸的是，插槽功率的增加打破了PCI Express 2.1卡和1.0 / 1.0a的一些较旧的主板之间的向后兼容性，但是大多数具有PCI Express 1.1连接器的主板都由厂商通过实用程序提供BIOS更新，以支持向后兼容性 的PCIe 2.1。
PCIe 3.0
PCI Express 3.0基本规范版本3.0在多个延迟之后于2010年11月提供。 2007年8月，PCI-SIG宣布PCI Express 3.0将以每秒8吉比特的速度（GT / s）进行比特率，并且将与现有的PCI Express实现向后兼容。当时还宣布，PCI Express 3.0的最终规范将延迟到2010年第二季度。PCI Express 3.0规范的新功能包括增强信令和数据完整性的一些优化，包括发射机和接收机均衡，PLL改进，时钟数据恢复和当前支持的拓扑的通道增强。
PCI-SIG的分析发现，在PCI-SIG互连带宽扩展的可行性方面进行了为期6个月的技术分析，发现每秒8个千兆传输速率可以在主流硅工艺技术中制造，并且可以部署在现有的低成本材料和基础设施上，同时保持对PCI Express协议栈的完全兼容性（可忽略不计的影响）。
PCI Express 3.0将编码方案从之前的8b / 10b编码升级到128b / 130b，将带宽开销从PCI Express 2.0的20%降低到大约1.54%（= 2/130）。这通过称为“加扰”的技术来实现，该技术将已知的二进制多项式应用于反馈拓扑中的数据流。因为加扰多项式是已知的，所以可以通过使用反多项式的反馈拓扑运行数据来恢复数据。 PCI Express 3.0的8 GT / s比特率有效地提供每通道985 MB / s，实际上相对于PCI Express 2.0的通道带宽翻倍
2010年11月18日，PCI特别兴趣小组正式向其成员发布了完成的PCI Express 3.0规范，以便根据新版本的PCI Express构建设备。
PCIe 3.1
2013年9月，PCI Express 3.1规格已经宣布在2013年底或2014年初发布，在三个方面整合了PCI Express 3.0规范的各种改进：电源管理，性能和功能它于2014年11月发布。
PCIe 4.0
2011年11月29日，PCI-SIG宣布PCI Express 4.0提供16Gb / s比特率，使PCI Express 3.0提供的带宽增加一倍，同时保持软件支持和二手机械接口的向后兼容性。 PCI Express 4.0规格也将带来OCuLink-2，这是Thunderbolt连接器的替代品。 OCuLink版本2将具有高达16 GT / s（总共8GB / s×4通道），而Thunderbolt 3连接器的最大带宽为5GB / s。 另外，还要研究主动和空闲功率优化。 最终规格预计将于2017年发布。
在2016年8月，Synopsys在英特尔开发者论坛上展示了运行PCIe 4.0的测试机。 他们的知识产权已经授权给几家计划在2016年底提供其芯片和产品的公司。