3'bzzz 在 verilog 中代表什么?

问题描述

我有以下代码，但我不知道 3'bzzz 代表什么:

I have the following code but I don’t know what the 3'bzzz stands for:

`timescale 1ns / 1ps
module reg_tercer_estado(entrada,hab,salida);
input [2:0] entrada;
input hab;
output [2:0] salida;
reg [2:0] auxsalida;

always @(entrada)
begin
    case (hab)
    1'b0: auxsalida=entrada;
    1'b1: auxsalida=3'bzzz;
    endcase
end

assign salida=auxsalida;

endmodule

推荐答案

根据《HDL Compiler for Verilog》手册，3'bzzz为3位数字，z是'disconnected'或'高阻抗'的条件，也是不可合成的.

According to "HDL Compiler for Verilog" manual, 3'bzzz is 3-bit number, and z is a condition for 'disconnected' or 'high impedance', and it's also is not synthesizable.

所以，3'bzzz 表示一个 3 位值，所有三位都处于断开状态.

So, 3'bzzz means a 3-bit value with all three bits in disconnected state.

这篇关于3'bzzz 在 verilog 中代表什么?的文章就介绍到这了，希望我们推荐的答案对大家有所帮助，也希望大家多多支持！