chisel - Chisel3:如何在RawModule中创建没有复位信号的寄存器？

我想在withClock的帮助下在RawModule中创建RegNext。但是，当错误信息显示缺少隐式重置时，它将无法工作。所以我必须这样写：

class Test extends RawModule {
  ...
  val nothing = Wire(Bool())
  nothing := DontCare
  val a = withClockAndReset(io.ui_clk, nothing) {
    RegNext(~io.in)
  }
  ...
}

有没有更好的解决方案？

最佳答案

您可以通过使用将其缩短一点

withClockAndReset(io.ui_clk, false.B)

但我想不出一种其他方法。 withClock在内部使用withClockAndReset，这就是错误的原因。也许其他人有更好的答案。

关于chisel - Chisel3:如何在RawModule中创建没有复位信号的寄存器？，我们在Stack Overflow上找到一个类似的问题：https://stackoverflow.com/questions/55209951/