vhdl - 等价于VHDL中的#ifdef以进行模拟/综合分离？

为了简化对仿真波的直观读取，我想将一些信号分配给“XXXX”，但只能在仿真时进行，因此，我希望逻辑综合工具(在我的情况下为ISE)跳过这些指令。

这里有两个问题:

是否有#ifdef SIMULATION_TIME的等效技术，例如在C中？

分配给“XXXX”是否会对逻辑综合产生任何影响(重置为0？警告？什么都没有？)。如果完全没有影响，那么我的问题得到了回答。如果没有，我仍然需要分配给“XXXX” ...

谢谢。

最佳答案

(1)您在寻找

--pragma synthesis_off
  -- your simulation-only code
--pragma synthesis_on

(2)您可能会从ISE收到一些警告，尤其是当这些信号驱动逻辑时。只需确保信号在使用之前具有定义的值即可。然后，该方法也应该起作用。

关于vhdl - 等价于VHDL中的#ifdef以进行模拟/综合分离？，我们在Stack Overflow上找到一个类似的问题：https://stackoverflow.com/questions/5118378/