scala - Chisel既不为Verilog也不为C++合成

对于以下片段，Chisel不合成任何东西:

import Chisel._
import Node._
import scala.collection.mutable.HashMap

class PseudoLRU(val num_ways: Int) extends Module
{

    val num_levels = log2Up(num_ways)

    val io = new Bundle {
        val last_used_cline = UInt(INPUT,  width = num_levels)
        val update_state    = Bool(INPUT)
    }

    val state = Reg(Vec.fill(num_ways-1){Bool()})

    private val msb = num_levels - 1

    when (io.update_state) {

        // process level 0
        state(0) := !io.last_used_cline(msb, msb) // get the most significant bit

        // process other levels
        for (level <- 1 until num_levels) {
             val offset = UInt((1 << level) - 1, width = log2Up(num_ways-1))
             val bit_index = io.last_used_cline(msb, msb - level + 1) + offset
             val pos = msb - level
             val bit = io.last_used_cline(pos, pos)
             state(bit_index) := !bit
        }
    }
}

object test_driver {
    def main(args: Array[String]): Unit = {
        val plru_inst  = () => Module(new PseudoLRU(num_ways = 16))
        chiselMain(args, plru_inst)

    }
}

如果手动展开循环(级别

when (io.update_state) {
    state(                                            0  ) := !io.last_used_cline(3, 3)
    state( io.last_used_cline(3, 3) + UInt(1, width = 3) ) := !io.last_used_cline(2, 2)
    state( io.last_used_cline(3, 2) + UInt(3, width = 3) ) := !io.last_used_cline(1, 1)
    state( io.last_used_cline(3, 1) + UInt(7, width = 3) ) := !io.last_used_cline(0, 0)
}

为两个片段(原始和未展开/实例化的16种情况)生成的verilog(和类似的C++代码):

module PseudoLRU(input reset,
    input [3:0] io_last_used_cline,
    input  io_update_state
);

  wire T0;
  wire[151:0] T1;

  assign T0 = ! reset;
endmodule

不太明白为什么只有虚拟结构
我应该怎么做以加强逻辑综合？谢谢!

最佳答案

如果未将信号连接到任何东西，Chisel会积极修剪它们中的信号。

在您的情况下，您似乎没有来自PsuedoLRU的输出，仅输入“last_used_cline”和“update_state”。就像用C / C++编写一个函数，而不对函数的结果做任何事情一样。

现在在C语言中，您可以将变量标记为“易失性”，以欺骗编译器保留您的代码(您保证其他人将使用该变量的值)。在Chisel中，您可以使用“debug()”强制信号存在。

我相信要强迫您的Reg Vec存在，您可以这样做:

for (i <- 0 until num_ways)
    debug(state(i))