VHDL:如何在处理中使用CLK和RESET

我已经为斯巴达3E板的VGA Controller 编写了VHDL代码。该代码在没有以下代码中的reset和clk流程的情况下可以模拟并正常运行。但是在插入进程(reset，clk)后，h_count和v_count计数器停止计数，并被驱动为仿真中未定义的XXXXX。我要去哪里错了。该代码在没有clk，reset程序的情况下完美工作(一个用粗体表示的注释)，我也在harware上测试了该代码。

VGA Controller 的代码

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.NUMERIC_STD.ALL;

entity vga_controller is
    port(clk          : inout std_logic;
         clk_50       : in    std_logic;
         hsync, vsync : out   std_logic;
         video_on     : out   std_logic;
         x_pos, y_pos : out   std_logic_vector(9 downto 0);
         sw           : in    std_logic_vector(2 downto 0) := "100";
         rgb          : out   std_logic_vector(2 downto 0)
    );

end vga_controller;

architecture Behavioral of vga_controller is
    signal h_count, v_count : unsigned(9 downto 0) := (others => '0');

begin
    -- Frequency divider to get 25 MHz clk from 50 MHz clock of Spartan 3E **
    freq_dividr : entity work.t_ff port map(clk_50, clk);
    -- If i remove this process everyting works fine. Why ????**
    process(clk, reset)
    begin
        if reset = '1' then
            h_count  <= (others => '0');
            v_count  <= (others => '0');
            video_on <= '0';
        elsif clk'event and clk = '1' then
            h_count <= h_count;
            v_count <= v_count;
        end if;
    end process;

    process(clk)                        -- Process for horizontal counter
    begin
        if clk'event and clk = '1' then
            if h_count = 799 then
                h_count <= (others => '0');
            else
                h_count <= h_count + 1;
            end if;
        end if;
    end process;

    process(clk)                        -- Process for vertical counter
    begin
        if clk'event and clk = '1' and h_count = 799 then
            if v_count = 524 and h_count = 799 then
                v_count <= (others => '0');
            else
                v_count <= v_count + 1;
            end if;
        end if;
    end process;

    hsync <= '0' when (h_count >= 656 and h_count <= 751) else '1';
    vsync <= '0' when (v_count >= 490 and v_count <= 491) else '1';
    video_on <= '1' when (h_count <= 649 and v_count <= 479) else '0';
    rgb <= sw when (h_count <= 649 and v_count <= 479) else "000";

    x_pos <= std_logic_vector(h_count);
    y_pos <= std_logic_vector(v_count);

end Behavioral;

最佳答案

您应该只从一个进程驱动一个信号。只要将您的重置功能放入计数器流程中，它就可以正常工作。例如:

process(clk) -- Process for horizontal counter
begin
  if(rising_edge(clk)) then
    if(rst = '1') then
      h_count <= 0;
    else
      if h_count = 799 then
        h_count <= (others => '0');
      else
        h_count <= h_count + 1;
      end if;
    end if;
  end if;
end process;

其他一些注意事项:

如您所见，我在上面的代码段中使用了同步重置。除非您绝对需要异步重置，否则请使用同步重置。它可以帮助合成器，因为有些特殊结构无法使用异步复位，并且可以防止设计变大时出现问题(由于信号偏斜，触发器在不同时间突然开始复位)。

另外，不要在时钟进程的初始if语句中检查边缘(或复位)以外的任何东西。对于垂直计数器，您需要检查h_count =799。请执行以下操作:

process(clk)
begin
  if(rising_edge(clk)) then
    if(h_count = 799) then
    (...)

这要清楚得多，而且不易出错。

最后，我将clk'event and clk=1更改为更现代的方式rising_edge(clk)。它不会有太大的区别(除非在模拟中有特定情况)，但是rising_edge内置了一些额外的检查来确保您确实具有优势。

关于VHDL:如何在处理中使用CLK和RESET，我们在Stack Overflow上找到一个类似的问题：https://stackoverflow.com/questions/9989913/