verilog - @(posedge Clk)之间的区别； a <= 1'b1; and @(posedge Clk) a<= 1' b1;

之间有什么区别

@(posedge Clk);
   a<= 1'b1;

和

@(posedge Clk)
   a<= 1'b1;

注意在Clk之后的分号。浏览测试平台时，我遇到了类似的代码行。我做了一些简单的实验，在仿真过程中没有发现任何差异。这些行之后的代码的执行顺序是否会由于分号的存在/不存在而以任何方式改变？

最佳答案

您是正确的-行为上没有区别。

分号的版本是:WAITING。做这个。
非分号版本是:WAITING，然后执行此操作。您有时会看到这种形式的单行使用:

@(posedge Clk) a<= 1'b1;

关于verilog - @(posedge Clk)之间的区别； a <= 1'b1; and @(posedge Clk) a<= 1' b1;，我们在Stack Overflow上找到一个类似的问题：https://stackoverflow.com/questions/8909899/