verilog - 在Verilog中，总是跟着＃(…)英镑的意思是什么？

在一个简单的时钟生成器示例中，我看到以下代码：

always #(cycle/2) clk ~= clk;

我以前总是看到@（*），但没有看到井号（＃）。我试图在文档中找到它，但是我所能找到的只是对“实值端口”的一些引用，无需进一步阐述。

最佳答案

这是一个延迟操作。它基本上只是读

always begin
   #(cycle/2) //wait for cycle/2 time
   clk ~= clk;
end

有时您可能会看到它与原始值一起使用，例如＃5或＃10，这意味着要等待5或10个单位的时间刻度。

关于verilog - 在Verilog中，总是跟着＃(…)英镑的意思是什么？，我们在Stack Overflow上找到一个类似的问题：https://stackoverflow.com/questions/16022898/