我正在Logisim上实现一个单周期处理器，该处理器主要有5个子电路（所有复杂设计用于主电路）。在主电路中，这5个子电路之间具有复杂的链接。在第三个子电路中，我使用的是RAM，它基本上表示我访问的寄存器文件。还可以在其他各个阶段访问/编辑此寄存器文件。我想知道是否有办法，使得其中一个阶段更改RAM（寄存器文件）中的值时，所有子电路（和主电路）中的值都会更改。我希望我的寄存器文件充当通用RAM，以便它是整个电路中的单个实体。
我尝试使用子电路的符号并提供各种输入和输出，但是如果输入更改了该子电路中的RAM，则在其他子电路中它不会发生变化。
最佳答案
VHDL中有一项功能可以提供与您要求的功能类似的功能。但是在进行此操作之前，您可能应该听Brian的话，并使您的注册文件成为设计中的适当实体。这将迫使您仔细考虑各部分之间的交互方式，这在某些时候必须要做。
我正在谈论的功能是全局信号。它们可以在包中声明并在各种实体中使用。公平地说，我认为这不是一个好主意。正如您所期望的那样，这可能不会使您的设计更加清晰。它将变得更加神秘。无论如何，您可以自由尝试，然后告诉我们您的结论。
这是一个小例子，说明我的意思。它不应该做任何有用的事情，但是它可以在ModelSim中正常运行，并在Quartus 12.1中可以正常运行：
package register_file_pkg is
type register_file_type is array (0 to 31) of integer range 0 to 255;
signal register_file: register_file_type;
alias pc is register_file(31);
end;
--------------------------------------------------------------------------------
use work.register_file_pkg.all;
entity alu is
port (
clock: in bit;
zero_flag: out boolean;
last_pc_flag: out boolean
);
end;
architecture rtl of alu is
begin
zero_flag <= (register_file(0) = 0);
last_pc_flag <= (pc = 255);
process (clock) begin
if clock'event and clock = '1' then
register_file(0) <= pc / 4;
end if;
end process;
end;
--------------------------------------------------------------------------------
library ieee;
use ieee.numeric_bit.all;
use work.register_file_pkg.all;
entity cpu is
port (
clock: in bit;
address_bus: out integer;
zero_flag: out boolean;
last_pc_flag: out boolean
);
end;
architecture rtl of cpu is
begin
address_bus <= pc;
process (clock) begin
if clock'event and clock = '1' then
pc <= pc + 1;
end if;
end process;
cpu_alu: entity work.alu
port map(
clock => clock,
zero_flag => zero_flag,
last_pc_flag => last_pc_flag
);
end;