vhdl - 组合端口到bram接口(interface)

我想写一个IP以使用BRAM存储/读取数据。

到目前为止，我正在使用(C)DMA从RAM中读取内存映射的数据并获取AXIS。

然后，我在VHDL中创建了一个新的源文件，以在一侧接受AXIS，它像一种魅力一样工作。
另一方面，我想创建一个BRAM接口，但是vivado不会为BRAM接口组合端口。

在“vivado / data / ip / interfaces / bram_v1_0”文件夹中，存在一个文件“bram_rtl.xml”。
我试图使用xml文件中使用的端口。
特别是带有“required”标签的端口。

AXI BRAM控制器将它们正确地结合在一起，所以我敢肯定我弄错了。使用与AXI BRAM控制器相同的名称也不起作用。

我的VHDL看起来像这样:

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity AXIS_TO_BRAM is
    generic (
        addr_size : integer range 1 to 12 := 10
    );
    Port (
        --axistream
        tdata : in std_logic_vector(31 downto 0);
        tkeep : in std_logic_vector(3 downto 0);
        tlast : in std_logic;
        tready : out std_logic;
        tvalid : in std_logic;
        aclk : in std_logic;

        --BRAM
        en : out std_logic;
        dout : in std_logic_vector(31 downto 0);
        din : out std_logic_vector(31 downto 0);
        we : out std_logic;
        addr : out std_logic_vector(addr_size-1 downto 0);
        clk : out std_logic;
        rst : out std_logic);
end AXIS_TO_BRAM;

architecture Behavioral of AXIS_TO_BRAM is

begin
end Behavioral;

我正在Linux上为Zynq 7020使用vivado 2016.4。

VHDL代码中是否缺少某些内容，以使vivado将我的端口识别为BRAM接口，或者这是此版本中的错误吗？

谢谢你的任何想法

最佳答案

这是完整的，可综合的VHDL代码。

Vinay Madapura在评论中给出了正确的解决方案(或至少是重要的部分)。

预定义的接口可以在文件夹$ vivado / $ version / data / ip / interfaces中找到。

我希望这段代码可以帮助其他苦于类似问题的人。

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity AXIS_TO_BRAM is
generic(
    addr_size : integer range 1 to 12 := 10
);
Port(
    tdata : in std_logic_vector(31 downto 0);
    tkeep : in std_logic_vector(3 downto 0);
    tlast : in std_logic;
    tready : out std_logic;
    tvalid : in std_logic;
    aclk : in std_logic;

    addra : out std_logic_vector(addr_size-1 downto 0);
    clka : out std_logic;
    dina : out std_logic_vector(31 downto 0);
    douta : in std_logic_vector(31 downto 0);
    ena : out std_logic;
    rsta : out std_logic;
    wea : out std_logic_vector(0 downto 0)
);
end AXIS_TO_BRAM;

architecture Behavioral of AXIS_TO_BRAM is

    ATTRIBUTE X_INTERFACE_INFO : string;
    ATTRIBUTE X_INTERFACE_INFO OF addra: SIGNAL IS "xilinx.com:interface:bram:1.0 BRAM_PORTA ADDR";
    ATTRIBUTE X_INTERFACE_INFO OF clka: SIGNAL IS "xilinx.com:interface:bram:1.0 BRAM_PORTA CLK";
    ATTRIBUTE X_INTERFACE_INFO OF dina: SIGNAL IS "xilinx.com:interface:bram:1.0 BRAM_PORTA DIN";
    ATTRIBUTE X_INTERFACE_INFO OF douta: SIGNAL IS "xilinx.com:interface:bram:1.0 BRAM_PORTA DOUT";
    ATTRIBUTE X_INTERFACE_INFO OF ena: SIGNAL IS "xilinx.com:interface:bram:1.0 BRAM_PORTA EN";
    ATTRIBUTE X_INTERFACE_INFO OF rsta: SIGNAL IS "xilinx.com:interface:bram:1.0 BRAM_PORTA RST";
    ATTRIBUTE X_INTERFACE_INFO OF wea: SIGNAL IS "xilinx.com:interface:bram:1.0 BRAM_PORTA WE";

begin
end Behavioral;