在使用自顶向下方法在 verilog 中设计电路时，我可以从电路的行为开始，然后定义每个模块中的细节以构建可综合的结构电路。
但是我怎么知道我的代码是否可以合成呢？
是否有任何指导方针可以支持 verilog 中的综合？
最佳答案
有一个“标准”，IEEE 1364.1 但正如 Martin 指出的那样，每个工具都支持它想要的任何东西。如果您需要免费资源，我推荐 Xilinx XST User Guide。
此外，结构 verilog 通常意味着您正在创建接近网表的描述，并且在这种情况下您将使用的结构是可综合结构的一小部分。
关于verilog - 我怎么知道我的代码是否可合成？ [Verilog]，我们在Stack Overflow上找到一个类似的问题：https://stackoverflow.com/questions/7565095/