verilog - verilog中行为和数据流之间的区别

我已经搜索过以了解 verilog 中行为和数据流代码之间的区别。最后我找不到很好的例子，到处告诉他们所做的事情。例如 :“它很简单。名称本身就说明了它们是什么。数据流是描述程序的一种方式。就像描述特定设计的逻辑功能一样。”另一方面，行为模型描述了系统的行为。当给出特定输入时，它的行为如何？” here 是一个非常简单的例子，但我需要更多的例子。 最佳答案 Verilog 中的数据流建模允许根据其功能设计数字系统。数据流建模利用 bool 方程，并使用许多可以对输入进行操作以产生输出运算符的运算符，例如 + - && & ! ~ || | > {}所以如果我想在数据流建模中描述一个 2 到 4 个解码器，我会像这样module decoder2to4 ( e , a, b, do, dl, d2, d3);input e, a, b;output do, dl, d2, d3;assign dO = ( e & ~a & ~b); //00assign dl = (e & ~a & b); //01assign d2 = (e & a & ~b); //10assign d3 = ( e & a & b); //11endmodu1e另一方面，Verilog 中的行为建模用于以算法方式描述设计的功能所以如果我想在数据流建模中描述一个 2 到 4 个解码器，我会像这样module decoder2to4 (e, i, d);output [3:0] d;input [l:0]i;input e;reg [3:0] d; always @ (i or e) begin if (e==l) begin case (i) 0: d = 4'b 0001; 1: d = 4'b 0010; 2: d = 4'b 0100; 3: d = 4'b 1000; default d = 4'b xxxx; endcase end else d = 4'b0000; endendmodule关于verilog - verilog中行为和数据流之间的区别，我们在Stack Overflow上找到一个类似的问题：https://stackoverflow.com/questions/28751979/