verilog - SystemVerilog `force` 如何工作？

我有一个模块层次结构，我试图在其中执行 force 以在不同的模块接口(interface)上获得不同的值。我正在研究一个组件，其任务是将事务注入(inject)到层次结构中的模块，绕过层次结构中较高模块的驱动器。我想我可以在控制信号上使用 force 以便从更高的模块脱离驱动器并开始驱动到感兴趣的模块。所以我一直在试图看看力量将如何发挥作用。完整代码位于 http://www.edaplayground.com/x/69PB 。
特别是，我试图了解这两个语句在 initial 块中的效果:

force u_DataReceiveTop.u_DataReceiveWrap.DataReceiveIfWrp_inst.valid = 1'b0;
force u_DataReceiveTop.valid = 1'b1;

我期望的值是:

u_DataReceiveTop.u_DataReceiveWrap.DataReceiveIfWrp_inst.valid == 0
u_DataReceiveTop.valid == 1

但我从波浪中看到:

u_DataReceiveTop.u_DataReceiveWrap.DataReceiveIfWrp_inst.valid == 1
u_DataReceiveTop.valid == 1

就好像第二个 force 语句 force u_DataReceiveTop.valid = 1'b1; 已经向下传播到层次结构，即使还有另一个力。这里发生了什么？

最佳答案

Verilog 中的 wire 是驱动器和接收器的网络，它们都连接到同一信号。该信号的值是所有驱动器和电线类型的某种解析函数。当您通过端口连接两根电线时，这两根电线会合并为一个信号，但您仍然可以为同一信号使用两个不同的名称。

当您在线路上使用 force 语句时，它会覆盖网络上的所有驱动程序，直到遇到另一个 force 或 release 语句。在您的示例中，第二个 force 语句替换了第一个 force 。你在 force 中使用哪个层次引用并不重要，因为它们都引用相同的信号。

如果你想要你期望的行为，你需要使用变量而不是连线。当您将变量连接到端口时，SystemVerilog 会根据端口的方向创建一个隐式连续赋值。 SystemVerilog 不允许对一个变量进行多次连续赋值，这就是为什么不能将变量与 inout 端口一起使用。因此，您需要更加注意端口方向。

关于verilog - SystemVerilog `force` 如何工作？，我们在Stack Overflow上找到一个类似的问题：https://stackoverflow.com/questions/37774508/