vector - 系统Verilog中的打包与未打包向量

查看我在System Verilog中维护的一些代码，我看到一些定义如下的信号:

node [range_hi:range_lo]x;

和其他这样定义的:

node y[range_hi:range_lo];

我知道x定义为打包，而y定义为未打包。但是，我不知道这意味着什么。

System Verilog中的打包 vector 和解压缩 vector 有什么区别？

编辑:响应@Empi的回答，为什么用SV编写的硬件设计人员应该关心数组的内部表示形式？有什么时候我不应该或者不能使用打包信号？

最佳答案

本文提供有关此问题的更多详细信息:
http://electrosofts.com/systemverilog/arrays.html，尤其是5.2节。

关于vector - 系统Verilog中的打包与未打包向量，我们在Stack Overflow上找到一个类似的问题：https://stackoverflow.com/questions/477646/