module - verilog没有看到我的功能

    module fa(a,b,cin,cout,sum);
        input a;
        input b;
        wire bxor;
        input cin;
        output cout;
        output sum;

        assign  bxor = b ^ cin;
        assign  sum  = ((a^bxor)^(cin));
        assign  cout = ((a&bxor)|((a^bxor)&cin));
endmodule

module rca(a,b,cin,cout,sum);
        input cin;
        output cout;
        output [7:0] sum;
        input [7:0] a, b;
        wire c[6:0];

        fa first(a[0],b[0],cin,c[0],sum[0]);
        fa second(a[1],b[1],c[0],c[1],sum[1]);
        fa third(a[2],b[2],c[1],c[2],sum[2]);
        fa fourth(a[3],b[3],c[2],c[3],sum[3]);
        fa fifth(a[4],b[4],c[3],c[4],sum[4]);
        fa sixth(a[5],b[5],c[4],c[5],sum[5]);
        fa seventh(a[6],b[6],c[5],c[6],sum[6]);
        fa eighth(a[7],b[7],c[6],cout,sum[7]);
endmodule

module alu_op(a,b,op,out);
        input [7:0] a, b;
        input [2:0] op;
        output [7:0] out;
        output reg out1;

        always @ (op or a or b)
                case (op)
                        3'b000 : out1 = fa(a, b, op[0], op[0], out);
                        3'b001 : out1 = fa(a,b,op[0], op[0], out);
                        //3'b010 : out = shift shifter (a[7:0],b[7:0],out[7:0]);
                        3'b011 : out1 = a ^ b;
                        3'b100 : out1 = a | b;
                        3'b101 : out1 = a & b;
                endcase
endmodule

我想这是因为您不能在case语句中调用函数。我对此完全陌生，不知道该怎么办。我基本上是在做alu，前两种情况应该做add和sub。

当我编译时，我得到:

alutester.vl:66: error: No function fa in this context (alu.utt).
alutester.vl:67: error: No function rca in this context (alu.utt).

我不知道为什么。有人能帮助我吗？

最佳答案

您没有名为fa的函数，而是创建了一个名为fa的模块(它们不是同一个东西)。而且，您无法在过程块中实例化模块。

还不清楚您要使用这些模块做什么。我不确定这是什么意思
out1 = fa(a, b, op[0], op[0], out);
首先，您要将op [0]绑定(bind)到cin和cout上，这似乎是错误的，并且尚不清楚out1应该采用什么值。是否应该获得加法器的和输出？如果要从fa的某些输出中取出out1，则在always块之外实例化它，并根据需要将out1设置为等于来自模块的电线。

关于module - verilog没有看到我的功能，我们在Stack Overflow上找到一个类似的问题：https://stackoverflow.com/questions/20221630/