鉴于以下模块声明:
module ( myinterface.mymodport mybus, ... );
假设
myinterface
有参数,我该如何指定它们?接口(interface)实例化只发生在testbench中,但现在我想合成DUT,所以TB消失了。
最佳答案
这是 SystemVerilog LRM 中的一个疏忽。没有语法可以为模块头中的接口(interface)指定一组必需的参数。
您可以检查您的综合工具,看看它们是否提供任何方式来指定顶级综合实例的参数覆盖。
关于module - SystemVerilog 接口(interface) - 在模块声明后传递参数,我们在Stack Overflow上找到一个类似的问题:https://stackoverflow.com/questions/54902419/