硬件组成：
REGBANK是LCD控制寄存器组，含17个寄存器及一块256*16的调色板，用来设置参数。
LCDCDMA中有两个FIFO，当FIFO空或数据减少到阈值，自动发起DMA传输，从内存获取图像数据，不需CPU干涉。
VIDPRCS将LCDCDMA中的数据组成特定格式，从VD[23:0]发送LCD屏。
TIMEGEN产生控制信号VSYNC,HSYNC,VCLK,VDEN，LEND。VSYNC是跳到左上角的信号，HSYNC是跳到下一行最左边的信号。每个VCLK表示正在传输一个像素的数据。
数据格式：
一幅图像为一帧（frame)，由多行组成，每行由多个像素点组成，每个像素的颜色使用若干位表示（BPP)。
VSYNC信号表示一帧数据的开始。
VSYNC后，要经过VSPW+1+VBPD+1个无效行，第一个有效行才出现。然后发出LINEVAL+1行有效数据。最后为VFPD+1个无效行结束。然后为下一个VSYNC信号。
HSYNC信号表示一行数据开始。
HSYNC后，要经过HSPW+1+HBPD+1个无效VCLK周期，第一个有效像素才出现。然后发出HOZVAL+1个有效像素数据。最后为HFPD+1个无效像素结束。然后是下一个HSYNC信号。
帧内有效数据为分辨率。