1. 三态门

三态门，故名思议就是这个期间具有三种状态。对于数字电路来说，三种状态是高电平、低电平和高阻态。Xilinx的《XST User Guide》上给出了三态门的Verilog HDL（以及VHDL）的描述，具体如下：

FPGA中的INOUT接口和高阻态-LMLPHP

 // Tristate Description Using Concurrent Assignment

 // Combinatorial Always Block Can be Used too.

 module v_three_st_2 (T, I, O);

     input T, I;

     output O;

     assign O = (~T) ? I: ’bZ;

 endmodule

三态门意味着，输出端口除了输出高、低电平之外还可以有第三种状态，这是inout端口实现的基础。

2. 高阻和悬空

三态门中有一个状态是高阻。高阻，即可以认为是没有输出，作为输出端口而言，对下级电路没有任何影响。悬空是针对输入端口来说的，也就是说没有接输入。这也就意味着，实际上高阻和悬空是一个状态，在HDL语言里都表示为Z。

也就是说，一个输出端口在高阻态的时候，其状态是由于其相连的其他电路决定的，可以将其看作是输入。

3. INOUT

从上一节内容中可以看出，当三态门的输出处于高阻状态的时候，取值由外部电路决定，也就是说，这一时刻是可以作为输入。INOUT端口的描述和示意图如下

 module inout_def(clk,data_inout)

 input clk;

 inout data_inout;

 reg data_out;

 reg data_out_control;

 //define data_out

 //define data_out_control

 //assign data_inout

 assign data_inout=data_out_control?data_out:'bz;

 //assign data_in

 wire data_in;

 assign data_in=(!data_out_control)&data_inout;

 endmodule

FPGA中的INOUT接口和高阻态-LMLPHP

4. PULLUP和PULLDOWN

如果两个INOUT都处于高阻态，那么接收到的信号到底是什么状态呢？这实际上等效为两个INPUT端口连接，也就等效为INPUT端口悬空。

这应该是取决于外围的驱动，添加的上拉或者下拉电阻，一般而言，FPGA添加的是上拉电阻，也就意味着此时chipscope采集的数据是高电平.

FPGA管脚内部可以配置弱上拉或下拉电阻来实现Z状态下的控制。分别采用PULL UP和PULL DOWN约束实现，UCF、NCF语法如下

      NET "pad_net_name" PULLUP;

     //Configures the I/O to use a Pullup constraint.

      DEFAULT PULLUP = TRUE;

     //Configures the Pullup constraint to be used globally.

这一部分内容有待进一步验证。