PCI9054入门1：硬件引脚定义、时序、FPGA端驱动源码
文章目录 1：PCI9054的FPGA侧（local侧引脚定义）2：PCI9054的C模式下的读写时序3：FPGA代码部分具体代码： 1：PCI9054的FPGA侧（local侧引脚定义） 而PCI9054的本地总线端的主要管脚信号定义如下表所示。这些管脚是连接到本地逻辑控制电路部分的，并由本地逻辑控制电路部分实现接口时序控制。 本组信号引脚主要用于PCI9054与Local端的连接，主要信号包括LA[...
SCCB与IIC的异同及FPGA实现的注意事项
意思是“don’t care”，该位是由从机发出应答信号来响应主机表示当前ID Address、Sub-address和Write Data是否传输完成，但是从机有可能不发出应答信号，因此主机（此处指FPGA）可不用判断此处是否有应答，直接默认当前传输完成即可。“X”即IIC中的ACK应答位。 四、SCCB读 在IIC读传输协议中，写完寄存器地址后会有restart即重复开始的操作；而SCCB读传输协议中...
[FPGA IP系列] FPGA常用存储资源大全（RAM、ROM、CAM、SRAM、DRAM、FLASH）
本文主要介绍FPGA中常用的RAM、ROM、CAM、SRAM、DRAM、FLASH等资源。 一、RAM RAM(Random Access Memory)是FPGA中最基本和常用的内部存储块，根据不同架构可以实现不同容量，最大可达几十Mb。 FPGA中的RAM主要包括: 分布式RAM：存在于逻辑块(LE)中的小容量RAM,通常为几百比特到几千比特。 块RAM：FPGA中专门用于实现RAM功能的大容量存储块...
FPGA时序约束--基础理论篇
FPGA开发过程中，离不开时序约束，那么时序约束是什么？简单点说，FPGA芯片中的逻辑电路，从输入到输出所需要的时间，这个时间必须在设定的时钟周期内完成，更详细一点，即需要满足建立和保持时间。 时序约束可以让VIvado和Quartus等FPGA开发软件，在布线时检测综合出来的逻辑电路是否满足这个时序要求，并生成时序报告。 目录 一、建立/保持时间 1、基本概念 2、时钟抖动 3、时钟偏差 二、时序路径 ...
FPGA问答系列--Vivado Schematic中的实线和虚线有什么区别？
FPGA问答系列–Vivado Schematic中的实线和虚线有什么区别？ 前言：本文章为FPGA问答系列，我们会定期整理FPGA交流群（包括其他FPGA博主的群）里面有价值的问题，并汇总成文章，如果问题多的话就每周整理一期，如果问题少就每两周整理一期，一方面是希望能帮到不经常看群消息的小伙伴，另一方面也算是我们的技术积累。 Q：Vivado Schematic中的实线和虚线有什么区别？ A：以下图为...
如何选对适合你的FPGA？快速掌握选型技巧！
FPGA厂家和芯片型号众多，在开发过程中，特别是新产品新项目时，都会面临FPGA选型的问题。 如何选择出适合的FPGA型号非常关键，需要评估需求、功能、成本、存储器、高速收发器等各种因素，选出性能与成本平衡的FPGA芯片。 本文主要介绍【FPGA选型】的基本流程和需要考虑的因素，通过阅读本文可以了解： FPGA选型的基本流程。 FPGA选型相关因素的详细介绍。 一、FPGA选型基本流程 1、确定功能需求 ...
Vivado HLS 第1讲 软件工程师该怎么了解FPGA架构
Vivado HLS是将基于C/C++描述的算法转化成相应的RTL代码，最终在FPGA上实现。这就要求软件工程师对FPGA的内部架构有一些基本的认识，目的在于保证生成的RTL代码在性能和资源上能够达到很好的平衡。实际上，C语言与FPGA是有一些对应关系的。比如： C语言中的数组可对应于FPGA中的寄存器、分布式RAM、Block RAM或者UltraRAM C语言中的乘...
FPGA学习笔记（三）：PLL 锁相环
在 FPGA 芯片内部集成了 PLL(phase-locked loop，锁相环)，可以倍频分频，产生其它时钟类型。PLL 是 FPGA 中的重要资源，因为一个复杂的 FPGA 系统需要不同频率、相位的时钟信号，一个 FPGA 芯片中 PLL 的数量是衡量 FPGA 芯片能力的重要指标。 Ultrascale+ 系列的 FPGA 使用了专用的全局(Global)和区域(Regional)IO和时钟资源来...
理解FPGA的基础知识——同步电路设计
同步电路设计将系统状态的变化与时钟信号同步，并通过这种理想化的方式降低电路设计难度。同步电路设计是 FPGA 设计的基础。 触发器 触发器（Flip Flop，FF）是一种只能存储1个二进制位（bit，比特）的存储单元，并且具备记忆功能，可以用作时序逻辑电路的记忆元件。FPGA逻辑单元内的D触发器（D-FF）具有两个稳定状态，即"0"和"1"，在一定的外界信号作用下，可以从一个稳定状态翻转到另一...
【正点原子FPGA连载】第三十三章OV5640摄像头HDMI显示实验 摘自【正点原子】DFZU2EG/4EV MPSoC 之FPGA开发指南V1.0
m/thread-340252-1-1.html 第三十三章OV5640摄像头HDMI显示实验 在OV5640摄像头RGB-LCD显示实验中，成功地在LCD屏上实时显示出了摄像头采集的图像。本章将使用FPGA开发板实现对OV5640的数字图像采集并在HDMI显示器上实时显示。 本章包括以下几个部分： 3333.1简介 33.2实验任务 33.3硬件设计 33.4程序设计 33.5下载验证 33.1简介 在...